使用终端控制反射

2021-06-25

使用终端控制反射

讨论了传输线上的反射及其行为。从本质上讲，已经证明沿着传输线传播的 EM 能量将沿该线反射，除非它被吸收。讨论了两种类型的反射——过冲或下冲，并给出了表明下冲是主要关注问题的数据。
回顾一下，在图 1 的上部，有一个未端接的 5V CMOS 电路驱动 50 欧姆传输线。

图 1. 未端接的 5V CMOS 驱动传输线

该电路足够快，以至于这条线上的反射能量导致出现在负载输入端的电压是沿传输线开始的电压电平的两倍。在这个过程中，加倍超过了+5.7伏的最大允许“1”电压。
图 1 的底部显示了示例电路的上升沿和下降沿。下降沿也加倍并低于地面 2 伏以上，超过了 -0.7 伏的电压限制。
两条水平线表示最大允许信号摆幅。 

电压过高的原因是从传输线开始的信号大小太大。当它加倍时，产生的电压太大了。沿传输线开始的电压值由驱动器的输出阻抗和传输线的阻抗形成的分压器决定，如图 2 所示。

图 2. T0 时驱动器和传输线的等效电路

串联和并联端接 

可以采取一些措施使上述等效电路中的两个阻抗大小相同。为此，5 伏启动信号将被分成两半，沿线路启动的信号将是 2.5 伏，这正是所需要的。图 3 显示了这是如何完成的。 

图 3. 串联端接 5V CMOS 驱动传输线

通过向驱动器的输出添加一个 25 欧姆的电阻器来调整分压比。这是一个串联终端的例子。 

和以前一样，2.5V 信号沿传输线传输，到达开路。这种开路没有吸收电磁场中的能量。在出站行程中，传输线的寄生电容充电到 V/2 或 +2.5 伏。在回程中，寄生电容被充电至 +5 伏。当电磁场回到源头时，它遇到了图 4 所示的等效电路。

图 4. 反射波到达驱动器时看到的等效电路

图4中Zout为25，Zst（串联端接器）为25欧，共50欧，电压源为短路。传输线阻抗为 50 欧姆。其效果是提供完美的传输。50 欧姆终端吸收返回 EM 场中的所有能量，因此没有反射。这意味着电路稳定在+5 伏。当信号从逻辑 1 切换到逻辑 0 时，会发生相同的事件。负载提供了一个预期的方波，并且没有违反部件的输入电压额定值。

因此，图 3 中的电路被称为“串联终止”。由此产生的切换通常被称为反射波切换，因为只有当反射波在返回源的途中经过时，数据才会沿线全部变好。可以看出，线路两端的电压波形是不同的。只有线路的负载端始终具有有效的逻辑电平。在驱动器和负载之间的任何地方，电压电平在一段时间内介于 1 和 0 之间。这是一个无效的逻辑状态。因此，除了距离驱动器最远的线路末端之外，诸如时钟输入之类的边沿敏感负载不能位于任何地方。

图 3 中的反射波切换是 PCI 总线的基础。这是进行高速信号传输的最低功耗方法。但是，在用于 PCI 等总线时存在限制。限制是信号在总线上往返时两个工作台电压电平的持续时间。
在此“死区时间”过去之前，不能执行任何逻辑运算。这就是原始 33 MHz PCI 总线具有带宽限制的原因。可供用户使用的快速 CPU 性能数量有限。最初的 33 MHz PCI 总线允许为 30 英寸长。这种总线上的往返延迟为 10 纳秒。一个时钟周期内的总时间仅为 30 纳秒。在每个开关边缘，10 纳秒被消耗为死区时间。这对于两个逻辑电平只剩下 10 纳秒。增加时钟频率不会减少死区时间。它只会减少“数据良好”的时间。

我们从 33 MHz PCI 总线发展到 66 MHz 和 100 MHz 总线系统。这是可能的，原因如下：

66 MHz PCI 总线规范规定最大总线长度不能超过 9 英寸。此总线长度的往返延迟为 3 纳秒。在这个 15 纳秒的时钟周期中，只有 6 纳秒用作死区时间，剩下 9 纳秒用于逻辑运算。这足以满足切换需求。

100 MHz PCI 总线的时钟周期仅为 10 纳秒。为了使其工作，总线长度被限制为 5 英寸或 3 纳秒的往返延迟。

前面的讨论提出了一些有趣的观点。为了在总线组织系统中使用串联端接逻辑，有必要随着时钟频率的增加而减小系统尺寸。这最大限度地减少了死区时间。在时钟频率高于 100 MHz 时，构建此类有意义的系统变得困难。那么，时钟频率超过 GHz 的超级计算机是如何工作的呢？
如果我们假设 EM 能量在线路的负载端被吸收，如图 5 所示，操作的第一部分中的事件与之前的所有示例相同。 

图 5. 具有并行终端的 5V CMOS 电路

+3.3 伏的基准电压作为信号沿传输线向下发射。2 纳秒后，电磁场到达线路的负载端。图 6 描述了上升沿和下降沿的情况。沿传输线的所有点都有相同的波形。似乎没有任何非法的逻辑状态或反射。 

图 6. 具有上升沿和下降沿的并联端接的 5V CMOS 电路

不幸的是，由于这是一个 5 伏 CMOS 电路，因此该系列的最小逻辑 1 为 +4.2 伏。图 6 中的逻辑 1 未达到此级别。即使没有反射，电路也不会工作，因此必须采取措施提高逻辑 1 的电平。由输出阻抗和线路阻抗形成的分压器设置逻辑 1 电平。这些因素之一需要改变。很难改变足够的线路阻抗来解决这个问题，因此需要降低驱动器输出阻抗。图 7 对此进行了描述。

图 7. 具有并行终端的 3.3V CMOS 电路

一个新的驱动器已经找到，输出阻抗为 5 欧姆。这次电路有一个 3.3 伏的 CMOS 驱动器。可以看出，逻辑 1 的基准电压是 V 的 10/11 或 3 伏。这是该电路的正确逻辑电平 1。所有条件均已满足，且不存在非法逻辑状态。此外，负载可以沿着传输线放置在任何地方，并确保它始终会看到正确的逻辑信号。这称为并行终止。它是用于所有超高速逻辑路径的端接方法。然而，这种信令协议在功耗方面也有其缺点。在 3.3 伏信号摆幅下，每条信号线的功率接近 1/5 瓦，这对于实际系统来说太高了。因为这，旨在实现并行端接的所有逻辑系列的信号摆幅都很小。例如，ECL 信号摆幅约为 1 伏；GTL 信号摆幅为 800 毫伏，LVDS 信号摆幅为 400 毫伏。

上述低级逻辑系列在高速下工作得非常好。但是，由于小信号摆幅，它们没有很大的噪声容限。因此，噪声管理成为设计过程中非常重要的一部分。当存在包含 3.3 伏或 5 伏 CMOS 电路的混合逻辑系统时尤其如此。

重要的是要记住，当使用并联终端时，基准电压是逻辑 1 电压。为了产生足够大的逻辑 1 电压以进行正常操作，驱动器的输出阻抗必须远小于线路阻抗。

其他类型的终止

除了串联端接和并联端接之外，有时还提供其他端接作为反射的解决方案。这些终止包括：

交流电终止。

二极管端接。

戴维宁终止。

戴维宁网络作为上拉或下拉。

在同一网络上使用的串联和并联终端。

这些终止及其技术有效性或缺乏有效性在下面进行了检查。

交流终端有时建议将其作为控制传输线开放端电压倍增的一种方式。交流终端将并联终端电阻连接到带有小电容器的网络末端。这种方法的目标是在逻辑电平处于“稳定状态”时边缘切换和断开连接期间提供终止。这种方法最初是在 TTL 边缘变得足够快以至于它们超过 1/4 TEL（传输电长度）并导致门输入端电压过高时设计的。当 AC 终端连接到网络末端时，结果是上升沿或下降沿具有 RC 时间常数，可有效减慢边沿，同时限制过冲。如果边缘退化是可以接受的，AC 端接可能是应对快速边缘的方法。

在图 8 中，图的上部显示了图 1 中包含的相同电路，但带有交流端接。 

˚F igure 8. AC并行终止5V CMOS输电线路

可以看出，选择电阻器和电容器的值使得过冲不超过VDD +0.7伏，信号开始看起来像正弦波，边缘不再尖锐。

在本例中，如果时钟频率大大超过 66 MHz，不仅波形变得更像正弦波而不是方波，而且不再能够维持所需的信号摆幅。尝试将 AC 终端与 DRAM 阵列一起使用时会出现此问题。在高时钟速率下，它不是一种表现良好的方法，而应仅将其视为电路的“创可贴”解决方案，该电路应该在开始时设计为具有真正的串联或并联端接。

传输线接收器端的二极管终端代替电阻终端是
创可贴方法的另一个例子。不是设计具有适当
端接以防止过冲变得过大的传输线，而是将一对二极管连接在信号线和两个电源轨之间，其方向是这样的，当过冲超过 Vdd 时，一个二极管作为钳位打开。如图 9 所示。

 9. Shotky 二极管终端
当过冲试图低于 Vss（电压源）时，另一个二极管作为钳位打开。这确实有效，但是二极管必须是肖特基二极管才能足够快地开启。此外，这种特定方法的每行成本非常高。

迄今为止描述的并联端接已接地。这是一个象征性的接地，因为实际的并联终端总是连接到一个特殊的终端电压，而不是接地、Vdd（电压漏极）或 Vee（电压发射极）。对于在接地和 -5.2 伏之间工作的 ECL，终端电阻实际上连接到一个特殊的 Vtt（电压终端）电源，该电源为 -2.0 伏。GTL 终端连接到 +1.2 伏，而 2.2 伏 CMOS 的并行终端连接到 +1.1 伏。

使用上述逻辑系列时，需要添加一个电源和一个电源平面来提供所需的终端电压。如果只有少数电路需要并行端接，就像 PECL 用于收发器接口的情况一样，这相当于仅使用几条线路就需要大量费用。

解决此问题的另一种方法是使用双电阻网络来模拟终端阻抗和终端电压。这被称为戴维宁等价物，如图 10 所示。

图 10. 戴维南并行终端网络

为了确定产生等效电压和阻抗所需的电阻值，有必要求解此图中的两个方程。这里，Vcc 是来自连接到双极晶体管集电极端子的电源的电压。Vt 是电压互感器。

戴维南网络可用于创建上拉至除 Vdd 以外的某个电压或下拉至除地以外的某个电压。VME 总线背板上的电阻网络就是一个例子。
图 11 是一个上拉网络的例子。 

图 11. 用作上拉电阻的戴维宁终端

TTL 输出具有非对称输出。输出从 1 切换到 0 时的阻抗远低于从 0 切换到 1 时的阻抗。由于缺乏对称性，上升时间可能太慢而无法满足时序裕量。添加一个上拉至 +3V（TTL 的最大值 1）可为充电线提供更多功率。这产生了改进的上升沿，而下降沿仅适度降级。

表 1 描述了终止传输线的所有方法及其特定操作特性。

图 12 显示了网络中每个终端的位置。

表 1. 终结符类型和属性

虽然表 1 中列出了五种类型的端接，但其中只有三种是真正有用的。其中包括：串联端接、并联端接和戴维南等效并联端接。

图 12. 终端网络的位置

旨在用于高速信令的所有逻辑都能够由这些前述终端之一处理。如果设计规则集似乎要求使用 AC 端接器或二极管端接器，最好回顾一下决策过程，以确定指定使用它们的原因。设计规则时很可能出错。 
几乎在我们的每一门课中，都有一种看法，即网络上既需要串联端接也需要并联端接。图 13 是一个 ECL 网络，它在驱动器的输出端有一个串联端接，在负载端有一个并联端接。

图 13. 具有串联和并联端接的 ECL 网络

可以注意到，到达负载的信号永远不会达到 ECL 逻辑 1 所需的 -0.8 伏。这是因为串联端接和传输线在输出信号沿传输线开始之前已将其分压. 因为在负载端有一个并联端接，这个信号没有任何方法可以加倍以达到正确的逻辑 1。在这种情况下，“串联端接”用作限流电阻器想要什么。
不幸的是，传输线也将其视为串联终端。

规则的例外情况

正如在设计高速电子系统时经常发生的那样，上述规则也有例外。在某些情况下，传输线的两端都需要端接。这方面的两个示例是具有用于输出的射极跟随器的视频驱动器以及 OC-48 驱动器。

下面描述了这两者的设计细节。

在视频驱动器的情况下，发射极跟随器有振荡的趋势。防止这种情况的常用方法是在发射极驱动传输线时将一个小电阻与发射极串联。

完成此操作后，通过设计视频放大器以产生更大的启动电压来克服信号问题。

对于 OC-48 驱动器，传输线路径中的连接器等缺陷会产生小的反射。这些小的反射会返回驱动器，驱动器通常是一个伪电流源。这意味着驱动器具有高输出阻抗。上述小反射中的能量被驱动器的高阻抗反射并返回到负载。到达负载后，反射会增加抖动。通过调整驱动器的输出阻抗使其与线路阻抗完全匹配，可以吸收小反射并改善抖动。传输线的两端是端接的，驱动端串联端接，负载端并联端接。在这里，驱动程序设计必须考虑到这些因素。然而，

概括

为了控制反射，两个可行的选择是并行端接、串行端接，或者对于某些逻辑系列，戴维南等效的并行端接。虽然存在其他类型的终端，但它们通常是创可贴实现，远不如最初设计具有正确放置的并行或串行终端的电路那么可取。