2 层 PCB 上 USB 2.0 的布线要求

2021-11-01

2 层 PCB 上 USB 2.0 的布线要求

2 层 PCB 准备布线规则以支持数字信号布线和布局的一些基本要点。我们特别研究了在 2 层 PCB 上支持 I2C 或 SPI 等数字接口所需的一些基本叠层和布线规则。使用这些接口时，一些简单的指南可以帮助确保电路板中的信号完整性并减少 EMI。

像 USB 这样的阻抗控制接口怎么样？需要阻抗控制，并知道什么时候可以违反，是在 2 层 PCB 上布线 USB 之类的东西的要点。在本文中，我将展示您应该如何路由像 USB 这样的高速协议。具体来说，我们将研究布线电路板所需的重要设计规则，尤其是我们可以接受的承载 USB 数据的走线的长度限制。如果您还没有阅读本系列的前一篇文章，请看一看，因为它奠定了理解 USB 路由要求的限制所需的一些概念基础。

入门：USB 2.0 高速路由要求

在上一篇关于 2 层 PCB 布线的文章中，我们研究了一个程序，以确定您可以在设计中使用的最长线路长度，而无需应用阻抗匹配。我们发现长度限制取决于沿传输线长度可以容忍的输入阻抗偏差水平。具体来说，取决于您是否认为信号传输距离的 10% 到 25% 是限制走线长度的重要因素。

对于这个演示，我想在高速标准下查看该板上的 USB 2.0 路由，并且出于特定原因我专注于该标准。USB 2.0（高速）仍在某些系统中使用，因为它提供与旧设备的连接以及快速的数据传输速率，并且它仍在流行的平台上使用，例如带有 B 型插头的 Arduino。

为了说明两种可能的设计，我比较了两种 USB 2.0 规范（全速和高速）的数据速率和上升时间：

我将在下面展示的过程是针对具有高速上升时间和偏移的 USB 2.0 信号执行的，但您可以将相同的过程应用于 USB 3.0 或任何其他高速接口。请记住：2 层板上的布线并不适合每个接口。例如，我不知道有人会推荐在 2 层板上布线 DDR4，因为长度限制很小，而且这些快速信号会产生辐射噪声。

临界长度

首先，我们想知道在典型的 2 层 PCB 上路由的 USB 信号的临界长度。对于FR4 材料的 Dk = 4.8 内核，我们的传播延迟大约为 150 ps/英寸，或大约 6 英寸/纳秒。凭借我们针对高速规范的 500 ps 上升时间，这在上升时间内提供了 3 英寸的信号传播距离。如果我们非常保守并且对临界长度使用 10% 的限制，那么临界长度为 0.3 英寸！

我们需要在此处布线的拓扑只是带有差分对的串行线路。所以你有三个要素：

驱动程序组件，或带有 USB 接口的处理器

终端电阻（请参阅下面的部分）

用于固定 USB 电缆的连接器

你可能想知道，它是如何在像 Arduino 这样的平台上完成的？看看下面的图片，您可以在亚马逊上购买 Arduino Mega。USB 控制器靠近连接器放置，绝对在 1 英寸以内。

Arduino Mega 示例板。请注意 USB 控制器芯片靠近 B 型连接器。

您会在其他 Arduino 板上找到类似的布局和布线。为了避免输入阻抗与连接器、电缆和接收器不匹配，我们希望遵循上面显示的建议，并在我们的 2 层 PCB 上保持走线较短。但是，我们不需要保守到应用 10% 的限制。相反，如果我们采用 25% 的限制，我们将拥有 0.75 英寸的更舒适的布线距离，这在 2 层 PCB 上更易于管理。

请注意，这是针对高速规范的。在全速规范下，对于 4 ns 上升时间，我们有更宽松的 2.4 英寸临界长度（10% 限制）或 6 英寸临界长度（25% 限制）。

终端电阻

接下来，我们需要考虑驱动输出是如何终止的。由于我们在这里专门讨论 USB，请注意 USB 2.0 规范要求在连接器附近的 D+ 和 D- 线上有一些端接电阻以匹配阻抗。这些可能被集成到芯片上的 USB 收发器中，或者它们可能需要作为外部组件。典型值为 15 欧姆、22 欧姆或 45 欧姆，但也可能使用其他值；确保检查您的组件的数据表以了解需要什么终止。举个例子，TUSB2077APTR USB 集线器控制器使用 27 欧姆终端电阻器。请务必查看数据表以检查您是否需要这些外部电阻器。

差分偏斜

使用高速标准中的 100 ps 偏斜限制，我们现在可以计算差分对两侧（D+ 和 D- 信号）之间允许的长度不匹配。对表层布线进行大约 6 ns/英寸的传播延迟估计，然后乘以偏斜限制，我们得到 0.6 英寸的走线长度差异。这是非常大的！我们有很大的自由度来允许某些走线长度匹配。但是，这里有一个重点：这包括互连的整个长度（您的板 + 电缆 + 接收板）。因此，为了安全起见，通过将线对布线在一起，尽可能地限制偏斜并在板上强制执行长度匹配。这很容易，因为 USB 控制器芯片通常会将 D+ 和 D- 信号放置在芯片的同一边缘。

您的布线方式：耦合差分对或共面差分微带线

您不能使用与高速 USB 2.0 中的特征阻抗相对应的走线宽度而仍然满足阻抗规范。请记住，对于 Dk - 4.8，具有两层的标准厚度 PCB 上的走线宽度约为 110 密耳。我们怎么可能达到 USB 2.0 高速中具有该走线宽度的差分对阻抗规格？

实际上，由于差分对中的走线相互耦合的方式，我们不需要使用该走线宽度。如果您使用带有厚 2 层板的层堆叠计算器来计算微带线的差分阻抗，您会发现所需的实际走线宽度要小得多，并且是间距的函数。对于 2 层 PCB 上的示例微带线，Altium Designer 中的层堆栈管理器告诉我们，对于 5 密耳间距，走线宽度约为 16 密耳。

Altium Designer 的层堆栈管理器中的差分微带阻抗结果。

对于这些差分微带线，您可以使用更细的走线，但您需要使用更小的间距。在此设计中，我们接近蚀刻的迹线间间隙的限制，因此保持迹线之间的 5 mil 间隙是可以的，因为我们正在使用这些迹线宽度达到单端规范和差分规范。我们怎么知道我们正在达到规范的单端部分？这是因为：上面给出的走线宽度是针对单个走线的奇模阻抗，而不是特征阻抗！这就是为什么您需要坚持使用这个特定的走线宽度值，而不是单独使用单个微带线的特征阻抗值。

还有一种我们没有讨论的替代方法：使用共面微带差分对。通过在表层的微带上运行接地层，并将接地层置于底层的信号下方，您可以在 9.5 mil 宽的走线、5 mil 的走线间隙和 5 mil 的接地间距下实现 90 欧姆的差分阻抗. 我们可以从下面的值中看到，使用这些值我们可以很好地达到 USB 2.0 规范中所需的 90 欧姆阻抗。

共面差分阻抗导致 Altium Designer 的层堆栈管理器。

有了这种安排，我们就不必太担心 2 层板中的临界长度问题和走线宽度问题。但是，您需要注意，必须在整个路线长度上保持此宽度和间距。USB 布线将走线视为恰好承载差分信号的单独单端走线，因此您可以单独布线。

PCB布局内部

路由拓扑非常简单：从 USB 芯片路由到终端/上拉/下拉电阻，然后到连接器，所有这些都是差分对。下图显示了带有上拉和下拉电阻的高级路由拓扑。USB 2.0 标准下还需要一些电容器，如下所示。

用于全速和高速 USB 2.0 路由的路由拓扑。

路由相当简单：遵循系统每个部分之间的标准差分对路由实践，您就不会遇到信号注册或阻抗匹配问题。保持与差分对线直接连接的短路径，以便连接到 GND/VCC 以用于下拉和上拉电阻。请务必在数据表中检查设备的应用电路，因为设备上的 D+/D- 线可能有额外的外部电容器；您将在我上面引用的 TUSB2077A 设备上看到这一点。

我们将在即将发布的博客中展示 PCB 布局中的真实示例。现在，请自己尝试一下，看看是否可以完成设计布线。

概括

在本博客和我们之前的博文中，我们研究了在 2 层 PCB 上设置和布线高速接口（如 USB）时要遵循的一些重要布线规则。以下是我们的最终路由指南：

在没有阻抗控制的情况下保持走线长度小于 0.75 英寸

将差分对长度失配保持在 0.6 英寸以内

如果由于电路板尺寸或长度要求而无法实现 #1，请使用差分微带线或共面差分微带线（均具有受控阻抗）以达到 90 欧姆差分阻抗规范

此处显示的布线指南并不总是能保证 EMC，还需要考虑设计的其他方面，这些方面有时在 2 层 PCB 中做得很差。但是，如果您使用的是全速规范，这些指南肯定会对 EMI 有所帮助。我个人的偏好是将 4 层 PCB 用于串行数字总线和高速协议，特别是当电路板较大或要批量生产时。

如果您使用的是 USB 3.0，那么由于边缘速率快，您对长度匹配有严格的要求，您应该将接口放置在靠近连接器的位置，就像我们对上面列出的全速规范所做的那样。