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芯片设计人员必须重新考虑 AI 的低功耗
芯片设计人员必须重新考虑 AI 的低功耗
随着工艺几何尺寸的扩展和对低功率器件的指数级需求，功率挑战愈演愈烈，随着用例的发展，低功率设计成为人们关注的焦点。
在公司不断为便携式手持设备创新新特性和功能的同时，他们还专注于最大限度地降低功耗以延长电池寿命（这是消费者的一个重要差异化因素）。由于智能手机的广泛应用，这些移动设计挑战是众所周知的。
电源效率对于插入式产品也越来越重要，因为它会影响构建系统和运行系统的总体成本。
人工智能带来前所未有的挑战
设计人员现在必须面对的低功耗领域的最新挑战是 AI 芯片，尤其是那些用于高性能计算 (HPC) 应用的芯片。虽然它们没有与传统移动设备相同的限制，例如电池寿命和便携性，但由于更小、更密集、更新颖的架构和制造工艺的物理特性，实施 AI 会带来新的电源挑战。虽然性能、功耗和面积 (PPA) 的传统圣杯仍以对尽可能最高性能的需求为主导，但现在性能实际上受到功耗的限制。要向芯片的每个部分可靠地供电而不必担心散热会影响芯片的可靠性并导致热失控，这变得极其困难。
高级 AI 芯片的功率影响会对整体功能、可制造性、成本和可靠性产生重大影响。因此，设计团队必须开始使用更加节能的方法，以及复杂的功耗分析技术和工具。
漏电是一个持续的挑战
低功耗设计就是要降低集成电路 (IC) 的整体动态和静态功耗。动态功率包括开关功率和短路功率，而静态功率是器件不活动时流过晶体管的漏电流或电流。
泄漏功率是设计团队在 90 至 16 纳米工艺几何尺寸范围内的主要关注点，因为与其对应的泄漏功率（85-95%）相比，动态功率微不足道（仅 10-15%）。一旦行业转向 16 至 14 纳米，动态功率就变得比泄漏功率更占优势。
然而，现在随着我们转向 7、5 和 3nm 等工艺节点以及类似于“全门”实施的架构，泄漏再次成为一个问题。今天，设计团队正在探索过去设计中搁置的选项，以尽可能提高设计的功率和性能。降低高级节点余量的必要性已经讨论了一段时间，但实际对此做些什么的能力分散在设计过程的不同部分。虽然解决当今问题的技术和技术是众所周知的，但我们才刚刚开始真正了解它们的使用精度。
仿真很关键
动态功耗分析和优化的最关键组成部分是矢量的质量。矢量质量由 SoC 在真实系统中工作时看到的真实活动定义。如上所述，传统的功耗分析过程涉及与 SoC 架构师进行核对，以确定用于功耗分析和优化的向量。这是一个不一定涵盖所有方面和场景的碰碰运气的活动。
为了能够准确预测 SoC 将消耗的功率量，设计人员需要将设备置于真实的测试平台下，以了解它们将如何使用。可用于运行实时应用程序的最佳系统称为仿真。
运行 AI 芯片功耗分析所涉及的大量数据需要高性能工具。即使在模拟器上运行应用程序几秒钟，生成的数据也是海量的（数百 GB 由数万亿或数十亿个时钟周期组成）。为了帮助解决这个问题，仿真系统中的功率分析确定了功率分析感兴趣的窗口，并将窗口从数十亿到数百万再到数千，这使得仿真系统的功率分析更加实用。
此外，在设计在移动芯片设计中不占主导地位的 AI 芯片时，出现的新第三维度是温度。在早期阶段通过仿真生成热图对于整个设计过程变得更加重要。
在 AI 芯片的低功耗设计方面，采用新的方法和工具对于创建一个由来自不同学科的设计专业人士组成的紧密交织的团队至关重要。