大规模集成電(diàn)路中的電(diàn)迁移（EM）分(fēn)析

2020-06-11

在電(diàn)子产品方面，IC和PCB层面的故障机制很(hěn)多(duō)。IC和高压PCB的隐患是電(diàn)迁移（EM）。这是PCB中的電(diàn)化學(xué)效应，尽管这是由于IC中的散射所致，但设计人员在创建设计时需要考虑金属迁移和生長(cháng)机理(lǐ)。目的是确保IC和PCB级别的可(kě)靠性，从而尽可(kě)能(néng)延長(cháng)使用(yòng)寿命。

随着集成電(diàn)路的不断缩小(xiǎo)，大规模集成電(diàn)路（VLSI）发生故障的可(kě)能(néng)性增加。自从90 nm节点以来，EM一直是一个问题，需要在電(diàn)流密度和时序方面进行优化。大规模集成電(diàn)路中的EM分(fēn)析。迹線(xiàn)的间隙和厚度可(kě)以定义為(wèi)VLSI中的设计规则，这有(yǒu)助于设计人员防止EM和操作过程中的故障。这是在VLSI设计中分(fēn)析EM的方法。

大规模集成電(diàn)路中的EM是什么？

EM是一种電(diàn)效应，IC互连上的電(diàn)子為(wèi)构成导線(xiàn)的原子提供了一些动量。这是通过低能(néng)碰撞和随后的散射而发生的。结果，随着原子沿着互连朝向阴极移动，互连随时间变形。这导致凹坑出现在更靠近阳极的导線(xiàn)中，并且小(xiǎo)的金属凸点开始沿着更靠近阴极的导線(xiàn)表面生長(cháng)。

这会在很(hěn)高的電(diàn)流密度（通常> 10,000 A / cm2）下发生，并且当导線(xiàn)中的電(diàn)流密度更大时，EM率会更高。这意味着EM是一个失控的过程。随着EM发生在导線(xiàn)的一个區(qū)域中，横截面积减小(xiǎo)，電(diàn)流密度增大。结果，EM的速率也增加了。随着时间的流逝，更多(duō)的金属以更快的速度迁移，该过程最终以短路或开路结束。

当沿导線(xiàn)的金属完全耗尽并在导線(xiàn)中留下空隙时，就会发生开路故障。在发生短路的情况下，树枝状晶體(tǐ)会从電(diàn)線(xiàn)上長(cháng)出，直到桥接两个导體(tǐ)之间的间隙。在这两种情况下，组件均无法正常运行，必须更换。在大规模集成電(diàn)路中，仅是因為(wèi)互连之间的距离更近，所以与开路故障相比，发生短路故障的可(kě)能(néng)性更高。 

热失控

还有(yǒu)另一种有(yǒu)助于電(diàn)磁的过程：热失控。EM遵循具有(yǒu)一定定义活化能(néng)的Ahrrenius过程，这意味着迁移速度随互连温度的升高而增加。随着EM的进行，金属耗尽的區(qū)域具有(yǒu)更高的電(diàn)流密度和更高的電(diàn)阻，导致芯片工作时的温度更高。

那么PCB呢(ne)？

EM也指PCB中的一种故障机制，该机制会导致高压板短路。但是，PCB中的EM是一种電(diàn)化學(xué)效应，会由于桥接而导致短路。 

在PCB中，如果水在金属上凝结，则暴露在金属上的一些残留盐会溶解到電(diàn)解液中。两个导體(tǐ)之间的高電(diàn)场（即，以高電(diàn)压或紧密间隔）可(kě)驱动電(diàn)化學(xué)反应，从而导致金属盐的生長(cháng)。这些树枝状晶體(tǐ)会生長(cháng)并最终弥合两个导體(tǐ)之间的间隙，从而引起短路。

这里的解决方案与大规模集成電(diàn)路中的解决方案类似：在两个处于不同電(diàn)势的导體(tǐ)之间提供足够的间距，或者设计布局以使仅共模导體(tǐ)靠近放置。这是IPC（特别是IPC-2221）提供爬電(diàn)标准的原因之一。请注意，PCB中导體(tǐ)之间的EM也是热驱动过程，尽管在树枝状生長(cháng)期间不会发生相同的热失控问题。

优化IC互连以防止EM

像工程學(xué)中的大多(duō)数问题一样，為(wèi)電(diàn)子设备的可(kě)靠性而进行的设计都是在权衡不同设计选择所涉及的权衡。对于大规模集成電(diàn)路，自然的解决方案是简单地增加走線(xiàn)的宽度。理(lǐ)想地，这将使電(diàn)流密度降低到EM阈值以下。但是，線(xiàn)宽并不是全部内容，IC的其他(tā)重要方面也需要优化。

因為(wèi)EM的倾向性取决于导線(xiàn)中的電(diàn)流密度，所以它也取决于互连中信号的开关速率。当数字信号切换时，会有(yǒu)一瞬间的大電(diàn)流突发，并且在如此大的電(diàn)流突发期间可(kě)能(néng)会发生少量的EM。随着时间的流逝，EM累积了超过万亿的切换事件。此外，当信号的上升时间更短时，开关期间的峰值電(diàn)流也更大，随着芯片工作，这会导致更多(duō)的EM。

布莱克定律总结了EM对平均故障时间（MTTF）的影响，然后可(kě)将其用(yòng)于优化集成電(diàn)路的设计。

以下是VLSI设计期间互连优化涉及的一些挑战：

互连宽度的增加会降低電(diàn)阻和電(diàn)流密度，但会增加電(diàn)容（缩短上升时间）。

互连之间的间距减小(xiǎo)有(yǒu)助于集成，但会增加潜在的串扰耦合。

降低上升时间可(kě)降低串扰耦合和峰值電(diàn)流密度，但需要使芯片物(wù)理(lǐ)尺寸更大。

降低信号電(diàn)平会降低電(diàn)流密度和串扰耦合，但会降低SNR電(diàn)平，并在電(diàn)源完整性方面设置较小(xiǎo)的容差。

当然，这四个问题不能(néng)孤立地解决。但是，有(yǒu)可(kě)用(yòng)的软件工具可(kě)以帮助您在VLSI中设计互连时找到平衡。