导致PCB中信号完整性问题的9个因素

2021-04-25

导致PCB中信号完整性问题的9个因素

对于设计人员来说，避免PCB中信号完整性问题是一项极其复杂的任務(wù)。它需要对信号完整性设计规则和技术有(yǒu)深入的了解。随着更快的逻辑系列的推出，设计人员已经意识到简单的PCB布局无法满足信号完整性要求。

高速设计带有(yǒu)特殊的信号完整性问题，如果处理(lǐ)不当，可(kě)能(néng)会令您头疼。始终建议工程师考虑某些最佳的PCB设计服務(wù)，以最大程度地减少早期设计周期中的信号完整性问题，从而避免昂贵的设计迭代。 

在进行过程中，我们将提供有(yǒu)关以下主题的更多(duō)见解：

PCB中的信号完整性是什么？

PCB中信号完整性的需求

导致PCB中信号完整性问题的9个因素

PCB中的信号完整性是什么？

信号完整性（SI）表示信号无失真传播的能(néng)力。信号完整性不过是通过传输線(xiàn)的信号质量。当信号从驱动器传播到接收器时，它可(kě)以测量信号衰减量。在较低的频率下，该问题不是主要问题，而是在PCB以较高的速度和较高的频率（> 50MHz）运行时要考虑的重要因素。在高频状态下，需要同时注意信号的数字和模拟方面。

传输介质对信号完整性的影响。

当信号从驱动器传播到接收器时，它不会保持不变，原始发送的任何信号都会以不同程度的失真接收。该信号失真是由于阻抗失配，反射，振铃，串扰，抖动和接地反弹等因素而发生的。设计人员的主要目标应该是使这些因素最小(xiǎo)化，以使原始信号可(kě)以以最小(xiǎo)的失真到达目的地。还需要特别注意以保持信号质量并控制其在電(diàn)子電(diàn)路中的不良影响。

PCB中信号完整性的需求

当我们在PCB中遇到信号完整性问题时，它可(kě)能(néng)无法按预期工作。它可(kě)能(néng)以不可(kě)靠的方式工作-有(yǒu)时有(yǒu)时不起作用(yòng)。它可(kě)能(néng)在原型阶段就可(kě)以工作，但是在批量生产中常常会失败。它可(kě)能(néng)在实验室工作，但在现场无法可(kě)靠运行；它在较旧的生产批次中有(yǒu)效，但在新(xīn)的生产批次中无效，等等。

它会变形，即其形状从所需的形状变化

有(yǒu)害的電(diàn)子噪声会叠加在信号上，从而降低其信噪比（S / N）

它会為(wèi)板上的其他(tā)信号和電(diàn)路产生有(yǒu)害的噪声

在以下情况下，PCB被认為(wèi)具有(yǒu)必要的信号完整性：

其中的所有(yǒu)信号传播都不会失真

其设备和互连不易受到其周围其他(tā)電(diàn)气产品的外部電(diàn)气噪声和電(diàn)磁干扰（EMI）的影响，其性能(néng)达到或优于法规标准

根据或优于法规标准，它不会在与其连接的或其附近的其他(tā)電(diàn)路/電(diàn)缆/产品中产生，引入或辐射EMI。

导致PCB中信号完整性问题的9个因素

PCB中信号完整性问题的最重要原因可(kě)能(néng)是更快的信号上升时间。当電(diàn)路和设备以中等的上升和下降时间在中低频率下工作时，由于PCB设计而引起的信号完整性问题就很(hěn)少出现了。但是，当我们在较高（RF和更高）频率下工作时，信号上升时间要短得多(duō)，因此，由于PCB设计而引起的信号完整性成為(wèi)一个非常大的问题。

上升时间的减少对于信号完整性至关重要。

导致PCB中信号完整性下降的因素：

一般而言，快速的信号上升时间和高信号频率会增加信号完整性问题。為(wèi)了进行分(fēn)析，我们可(kě)以将各种信号完整性问题分(fēn)為(wèi)以下几类：

1.由于線(xiàn)路阻抗不受控制而导致的信号衰减

网络上的信号质量取决于信号迹線(xiàn)及其返回路径的特性。在線(xiàn)路上运行期间，如果信号遇到線(xiàn)路阻抗的变化或不均匀，则会遭受反射而引起振铃和信号失真。 

而且，信号上升时间越快，由不受控制的線(xiàn)阻抗的变化引起的信号失真就越大。我们可(kě)以通过以下方法减少或消除線(xiàn)路阻抗变化，从而将反射引起的信号失真降至最低：

确保信号線(xiàn)及其返回路径充当具有(yǒu)统一受控阻抗的统一传输線(xiàn)。

将信号返回路径作為(wèi)均匀平面放置在靠近信号层的位置。

确保受控阻抗信号線(xiàn)看到匹配的源阻抗和接收器阻抗–与信号線(xiàn)的特征阻抗相同。这可(kě)能(néng)需要在源端和接收器端增加适当的终端電(diàn)阻。
2.由于其他(tā)阻抗不连续性造成的信号衰减

阻抗不连续会导致振铃和信号失真。

如前所述，如果信号在传播过程中遇到阻抗不连续性，则会遭受反射而引起振铃和信号失真。在遇到以下情况之一时，将发生線(xiàn)路阻抗的不连续性：

当信号在其路径中遇到过孔时。

当信号分(fēn)支成两行或更多(duō)行时。

当信号返回路径平面遇到不连续性时，如将線(xiàn)根连接到信号線(xiàn)时平面中的裂口。

当線(xiàn)根连接到信号線(xiàn)时。

当信号線(xiàn)在源端开始时。

信号線(xiàn)在接收器端终止时。

当信号和返回路径连接到连接器引脚时。

并且，信号上升时间越快，由阻抗不连续引起的信号失真就越大。我们可(kě)以通过以下方法将由于線(xiàn)路阻抗不连续而导致的信号失真降至最低：

通过使用(yòng)较小(xiǎo)的微通孔和HDI PCB技术，可(kě)将通孔和通孔短線(xiàn)造成的不连续影响最小(xiǎo)化。

减少跟踪存根的長(cháng)度。

当在多(duō)个位置使用(yòng)信号时，以菊花(huā)链方式而不是多(duō)分(fēn)支分(fēn)支方式路由走線(xiàn)。

源端和接收端的终端電(diàn)阻正确。

使用(yòng)差分(fēn)信号和紧密耦合的差分(fēn)对，它们本质上更不受信号返回路径平面中的不连续性影响。

确保在发生不连续的连接器处，信号線(xiàn)应尽可(kě)能(néng)短，信号返回路径应尽可(kě)能(néng)宽。

3.由于传播延迟而导致的信号衰减

信号在PCB上从源到接收器传播时需要花(huā)费有(yǒu)限的时间。信号延迟与信号線(xiàn)長(cháng)度成正比，与特定PCB层上的信号速度成反比。如果数据信号和时钟信号与整體(tǐ)延迟不匹配，它们将在不同的时间到达接收器进行检测，这将导致信号偏斜；过度的偏斜会导致信号采样错误。随着信号速度变得越来越高，采样率也越来越高，可(kě)允许的偏斜变得更小(xiǎo)，从而更容易产生由于偏斜引起的误差。

提示：信号延迟匹配（主要是走線(xiàn)長(cháng)度匹配）可(kě)以最大程度地减少一组信号線(xiàn)中的偏斜。

4.由于信号衰减导致的信号衰减

由于传导走線(xiàn)電(diàn)阻（由于趋肤效应而在较高频率下增加）和介電(diàn)材料耗散因数Df引起的损耗，信号在PCB線(xiàn)路上传播时会受到衰减的影响。这两个损耗都随频率的增加而增加，因此，信号的较高频率分(fēn)量将比较低频率分(fēn)量遭受更大的衰减；这会导致信号带宽的减少，然后由于信号上升时间的增加而导致信号失真；信号上升时间过長(cháng)会导致数据检测错误。

提示：当信号衰减是一个重要的考虑因素时，必须选择正确类型的低损耗高速材料并适当控制走線(xiàn)几何形状，以最大程度地减小(xiǎo)信号损耗。

5.由于串扰噪声导致的信号衰减

相邻PCB信号線(xiàn)上的串扰。

信号線(xiàn)或返回路径平面上的快速電(diàn)压或電(diàn)流转换可(kě)能(néng)会耦合到相邻的信号線(xiàn)上，从而在串扰附近产生有(yǒu)害信号，并在相邻信号線(xiàn)上产生开关噪声。由于走線(xiàn)之间的互電(diàn)容和互感而发生耦合。可(kě)以通过增加走線(xiàn)之间的空间来减少这种互電(diàn)容和電(diàn)感耦合。根据经验，空间应為(wèi)走線(xiàn)宽度（3W）的三倍。与往常一样，更快的上升时间信号会产生更多(duō)的串扰和开关噪声。

串扰和开关噪声可(kě)通过以下方法降低：

增加相邻信号走線(xiàn)之间的间隔。

使信号返回路径尽可(kě)能(néng)宽，并且像均匀平面一样均匀，并避免分(fēn)离的返回路径。

使用(yòng)较低介電(diàn)常数的PCB材料。

使用(yòng)差分(fēn)信号和紧密耦合的差分(fēn)对，它们本质上更不受串扰影响。

6.由于電(diàn)源和地面配電(diàn)网而引起的信号衰减

電(diàn)源和接地导轨或路径或平面的阻抗非常低，但阻抗非零。当输出信号和内部门切换状态时，通过電(diàn)源和接地导轨/路径/平面的電(diàn)流会发生变化，从而导致電(diàn)源和接地路径中的電(diàn)压下降。这将降低设备電(diàn)源和接地引脚之间的電(diàn)压。这种情况的频率越高，信号转换时间越快，同时線(xiàn)路切换状态的数量越多(duō)，電(diàn)源和地線(xiàn)两端的電(diàn)压下降幅度就越大。这将减少信号的噪声容限，如果过大，则会导致设备发生故障。

為(wèi)了减少这些影响，配電(diàn)网络的设计必须使電(diàn)源系统的阻抗最小(xiǎo)：

電(diàn)源平面和接地平面应尽可(kě)能(néng)靠近在一起，并尽可(kě)能(néng)靠近PCB表面。这将减少通孔電(diàn)感。

应在電(diàn)源和接地轨之间使用(yòng)多(duō)个低電(diàn)感去耦電(diàn)容器，并且应将它们放置在尽可(kě)能(néng)靠近器件電(diàn)源和接地引脚的位置。

使用(yòng)短引線(xiàn)的设备包装。

将薄的高電(diàn)容芯線(xiàn)用(yòng)于電(diàn)源和地線(xiàn)会大大增加電(diàn)容，并降低電(diàn)源線(xiàn)和地線(xiàn)之间的阻抗。阅读我们如何减少PCB布局中的寄生電(diàn)容。

7.由于EMI / EMC而导致的信号衰减

EMI / EMC随着频率和信号上升时间的增加而增加。对于单端信号電(diàn)流，辐射遠(yuǎn)场强度随频率線(xiàn)性增加，而对于差分(fēn)信号電(diàn)流则随频率線(xiàn)性增加

8.由于via stub和trace stub引起的信号完整性问题

过孔存根是不用(yòng)于信号传输的过孔的一部分(fēn)。过孔短截線(xiàn)充当具有(yǒu)特定谐振频率的谐振電(diàn)路，在该特定谐振频率下，它会在其中存储最大能(néng)量。如果信号在该频率或附近具有(yǒu)重要分(fēn)量，则该信号的分(fēn)量将由于通孔短截線(xiàn)在其谐振频率上的能(néng)量需求而被严重衰减。在下面描述的示例中，过孔的A部分(fēn)用(yòng)于从外层导體(tǐ)C1到内层导體(tǐ)Cn的信号传播。但是过孔的B部分(fēn)是多(duō)余的–因此，过孔存根。在此处了解有(yǒu)关通孔桩及其对信号衰减和数据传输速率的影响的更多(duō)信息。

Via stub会导致PCB中的信号严重衰减。

较長(cháng)的短線(xiàn)可(kě)能(néng)会充当天線(xiàn)，因此会增加问题，从而无法符合EMC标准。存根跟踪也会产生对信号完整性产生负面影响的反射。高速信号上的上拉或下拉電(diàn)阻是短截線(xiàn)的常见来源。如果需要这样的電(diàn)阻器，则将信号作為(wèi)菊花(huā)链进行路由。 

通过实现菊花(huā)链路由来避免存根跟踪。

9.由于地面弹跳而引起的信号完整性问题

由于汲取的電(diàn)流过大，電(diàn)路的接地参考電(diàn)平从原来的偏移。这是由于接地電(diàn)阻和互连電(diàn)阻（例如键合線(xiàn)和走線(xiàn)）引起的。因此，接地中不同点的接地電(diàn)压電(diàn)平会有(yǒu)所不同。这被称為(wèi)接地反弹，因為(wèi)接地電(diàn)压会随電(diàn)流而变化。

减少地面反弹的技术：

实施去耦電(diàn)容至本地接地。

包含串联的限流電(diàn)阻。

将去耦電(diàn)容器靠近引脚放置。

运行适当的地面。

信号的上升时间是SI问题中的关键参数。為(wèi)了达到理(lǐ)想的信号完整性水平，我们应该专注于阻抗控制，衰减，接地反弹，传播延迟和EMI / EMC。在PCB的设计阶段应采用(yòng)信号完整性措施，因為(wèi)我们不能(néng)时常提出新(xīn)的设计。最好事先进行处理(lǐ)，而不是让它实时破坏设备的性能(néng)。查看有(yǒu)关如何实现鲁棒的PCB设计工作流程以实现信号完整性的文(wén)章？收集有(yǒu)关PCB设计以提高信号完整性的更多(duō)信息。