模拟IP集成中常见的芯片问题

2021-05-25

模拟IP集成中常见的芯片问题

微電(diàn)子领域仍然通过持续的创新(xīn)和创造力来适应新(xīn)的物(wù)理(lǐ)限制和产品要求。这种创造力的很(hěn)大一部分(fēn)已经投入到模拟，射频和混合信号模块作為(wèi)可(kě)嵌入IP的开发中。

图1该框图突出了多(duō)媒體(tǐ)SoC设计。

现在可(kě)用(yòng)的模拟/ RF /混合信号IP的选择既广泛又(yòu)深入。人们可(kě)以在以下主要类别中找到许多(duō)7 nm（有(yǒu)时甚至是5 nm）的硬件块：

PLL和DLL：提供各种速度，抖动和功率规格

DAC和ADC：提供8位至24位分(fēn)辨率和高达300 MSPS的分(fēn)辨率

PHY和SerDes：针对广泛的市场选择，例如无線(xiàn)（Wi-Fi和5G），网络（LAN，WAN和存储），计算（USB，PCIe，MIPI）和内存（DDR，包括G和LP变體(tǐ)，以及HBM等）

较小(xiǎo)的组件可(kě)以组装以创建个性化的模拟前端（AFE），電(diàn)源管理(lǐ)功能(néng)和RF模块

业界已经产生了稳定的制程技术进步流，以支持对更高的门数，更低的功耗，更高的性能(néng)和更多(duō)功能(néng)的不断需求。其中包括三重阱隔离，绝缘體(tǐ)上硅，P +保护环，FinFET和沟槽隔离。这些功能(néng)中的许多(duō)功能(néng)推动了我们今天看到的模拟，RF和混合信号IP的激增。这些基板的添加还减少了设计人员在超深亚微米方面一直面临的一些复杂性的问题，例如压摆率中隐藏的模拟噪声源，阻抗匹配和端接复杂性以及支持巨大带宽的電(diàn)路等问题。

然而，面对16 nm及以下SoC设计中的模拟電(diàn)路，大量的门数与之并驾齐驱，即使是新(xīn)颖的工艺改进也无法实现。实际上，紧靠模拟/ RF宏的大型高性能(néng)数字模块所带来的信号和電(diàn)源完整性挑战正从芯片扩展到封装和PCB，这两者都在努力跟上硅技术发展的步伐。SoC设计人员越来越发现自己不得不将工作范围扩展到其他(tā)两个领域，以确保他(tā)们的芯片设计能(néng)够按预期运行。

这个由多(duō)部分(fēn)组成的系列文(wén)章探讨了嵌入式模拟和RF IP内核如何对芯片，封装和PCB功能(néng)产生负面影响，其影响是多(duō)种多(duō)样的。我们还将讨论在所有(yǒu)三个级别上可(kě)以采取哪些措施来防范这些问题，以及这些解决方案如何相辅相成。

硅实践

在过去的二十年中，為(wèi)模拟和数字電(diàn)路设计创建统一的工具和方法流程的尝试迄今被证明是徒劳的。但是，如图2所示，在模拟流程的基本轮廓上已达成了普遍共识。

图2显示基本模拟设计流程的视图。

尽管流程似乎很(hěn)简单，但细节在于魔鬼。

模拟電(diàn)路绝对对電(diàn)路的放置和布線(xiàn)方式敏感。设计规则（走線(xiàn)和过孔间距，差分(fēn)信号和额外的接地引脚）有(yǒu)助于避免或至少减少导致EMI问题的基板耦合和邻近效应。这就是為(wèi)什么设计规则检查（DRC）是布局后物(wù)理(lǐ)验证工作的一部分(fēn)。布局与原理(lǐ)图（LVS）检查也是验证所需连通性的同一步骤的一部分(fēn)。

寄生提取直接影响对潜在耦合源的识别，而对寄生的反向标注通常会导致原理(lǐ)图和布局更改。不幸的是，这将影响时序，动态范围，负载，增益和功率，并产生一组新(xīn)的寄生效应。因此，返回到设计流程开始的迭代循环是悲剧性的必要条件，这就是為(wèi)什么将模拟设计视為(wèi)一门艺术而非一门科(kē)學(xué)的原因。

集成模拟量块

因此，将最终的模拟模块集成到整體(tǐ)ASIC / SoC设计中会带来一系列全新(xīn)的问题。对于数字和模拟電(diàn)路模块，芯片布局规划将受到每个模块的最佳位置，引脚位置，I / O位置，关键路径，電(diàn)源和信号分(fēn)配以及芯片尺寸及其長(cháng)宽比的限制。模拟IP对大多(duō)数这些问题特别敏感，并且模拟模块也是hardmacs的事实使上述所有(yǒu)问题变得复杂。

一旦放置了芯片块，最佳的布線(xiàn)实践包括首先实现所有(yǒu)关键路径，无论是模拟路径还是数字路径。但是，对于非关键路径，模拟信号应优先。此外，无论给定的模拟信号是否至关重要，所有(yǒu)模拟路由都需要在考虑寄生效应，使耦合效应最小(xiǎo)化以及避免过多(duō)的IR下降方面进行特殊考虑。通过采用(yòng)各种屏蔽技术进行模拟信号路由，保持走線(xiàn)较短，通过最直接的路由来路由返回信号路径，差分(fēn)信号等来实现此目的。

除了这些用(yòng)于在芯片上集成模拟内容的广泛方法外，不同类别的模拟電(diàn)路也可(kě)能(néng)需要特别注意。DAC和ADC是一个完美的例子。

使用(yòng)DAC或ADC时，除了分(fēn)辨率和采样率外，还有(yǒu)一些设计方面的考虑因素-即其指定的信噪比（SNR），有(yǒu)效位数（ENOB）额定值和功耗。遵循Nyquist的采样定理(lǐ)（该定理(lǐ)指出，要对模拟信号进行充分(fēn)的数字再现，需要以模拟F max的2倍进行采样），这本身就可(kě)能(néng)给非常高性能(néng)的应用(yòng)带来带宽，功耗和位同步方面的挑战。

从采样的角度来看，无線(xiàn)尤其成问题，而就分(fēn)辨率而言，音频通常是最苛刻的要求。那就是诸如ENOB之类的参数特别相关的地方。无论给定DAC或ADC的广告分(fēn)辨率是多(duō)少，将这样的模块推过其ENOB都会降低其SNR性能(néng)，从而可(kě)能(néng)对该模块的真正有(yǒu)用(yòng)性产生重大影响。

除此之外，事实是，模拟模块设计和集成到SoC或ASIC上下文(wén)中，根本不像芯片的数字部分(fēn)那样“干净”且可(kě)预测的工程量。经验，灵活性和适应性是成功的决定因素。

传统上，芯片设计团队考虑将数字和模拟/ RF /混合信号模块正确集成到SoC设计中，以达到最大目标。但是，正如我们将在本系列的后续文(wén)章中说明的那样，情况已不再如此。SoC设计工作的规模正在不断扩大，团队将需要大幅提高其技能(néng)和实践，以度过这个转型期。