如何為(wèi)您的嵌入式系统启动FPGA PCB布局

2022-06-21

如何為(wèi)您的嵌入式系统启动FPGA PCB布局

FPGA采用(yòng)四核或BGA封装，布局规划可(kě)能(néng)很(hěn)困难，尤其是在这些组件中经常实现大量I/O的情况下。FPGA在可(kě)重构性方面提供了很(hěn)多(duō)优势，但它们可(kě)能(néng)需要大量的精力来布局和布線(xiàn)，而不会让人头疼。如果您从未在PCB布局中使用(yòng)过FPGA，我们有(yǒu)一些指南可(kě)以帮助您入门。

创建FPGA PCB布局主要是困难的，因為(wèi)它需要大量的布局规划，必须与整个系统设计相匹配。FPGA系统设计可(kě)以规定某些组件需要在 PCB布局中放置和布線(xiàn)的位置，反之亦然。如果您已经规划了系统布局，那么您可(kě)能(néng)会更轻松地构建应用(yòng)程序并在FPGA上成功实施。首先，我们将看看如何考虑FPGA中的堆叠和布線(xiàn)通道，因為(wèi)这些点将推动PCB布局中的许多(duō)选择。

FPGA PCB布局中的堆叠和布線(xiàn)

要开始使用(yòng)FPGA，重要的是要注意当今具有(yǒu)中高I/O数量的高级FPGA采用(yòng)BGA封装。QFP中的FPGA也可(kě)用(yòng)，但最先进的组件将采用(yòng)BGA封装。原因很(hěn)简单：您可(kě)以在BGA封装中安装更多(duō)的I/O，如果FPGA封装在BGA中，您可(kě)以减小(xiǎo)组件尺寸。

因此，在开始之前，请确保您為(wèi)FPGA PCB布局设计的叠层满足一些简单的要求：

在PCB叠层中将電(diàn)源层和信号层与接地层交错

使用(yòng)BGA中的标准方法来确定布線(xiàn)所需的信号层数（信号层数 = 有(yǒu)信号的行数/4）

对于高速I/O，确保外层足够薄以消除颈缩的需要

使用(yòng)接地层和/或使用(yòng)接地填充来支持具有(yǒu)阻抗控制的高速布線(xiàn)

此处所述的指南适用(yòng)于任何BGA，但它们在FPGA中非常重要。FPGA经常被使用(yòng)，因為(wèi)它允许访问多(duō)个高速接口，这些接口在 MCU/MPU等较慢的组件中不可(kě)用(yòng)。即使在亚毫米间距BGA中，您也不需要实施HDI设计实践，但您仍应实施叠层，以实现确保信号完整性、電(diàn)源完整性和EMC所需的布線(xiàn)类型。

示例叠加

下面显示的叠层在多(duō)个层上提供了多(duō)个路由通道。如果FPGA上有(yǒu)超过两行/列的I/O，那么您必须将多(duō)个信号层专用(yòng)于这些I/O组。可(kě)以添加额外的层来支持不专用(yòng)于FPGA或其他(tā)接口（模拟、SPI等）的其他(tā)信号。

用(yòng)于FPGA PCB布局的12层PCB叠层示例。

在这个堆叠中，我们采取了最好的步骤来提供不同通道的隔离，提供足够的空间和层来路由電(diàn)源，以及控制返回路径的大量接地。信号和PWR之间接地层的交错非常重要，因為(wèi)它提供了确保满足EMC要求所需的返回路径控制。在这个叠层中，只列出了1个電(diàn)源层，尽管電(diàn)源也可(kě)以根据需要在信号层上布線(xiàn)，以便与较小(xiǎo)的轨道建立连接。如果需要，更高電(diàn)流的系统可(kě)以并行使用(yòng)多(duō)个電(diàn)源层。

SOM 板对板连接器扇出

FPGA通常放置在遠(yuǎn)离電(diàn)路板边缘的位置，以便可(kě)以向外扩展布線(xiàn)通道。但是，还有(yǒu)另一种放置FPGA的方法。不是将FPGA作為(wèi)组件放置，而是可(kě)以从部件供应商(shāng)或第3方公司的系统级模块(SOM)上获得。作為(wèi)SOM的布局需要扇出具有(yǒu)非常多(duō)引脚数的板对板连接器。一个例子如下所示。

这种板对板连接器占位面积可(kě)以根据信号需要路由的位置在多(duō)个方向上展开。

根据板对板连接器的占位面积，您可(kě)能(néng)需要一些可(kě)能(néng)在FPGA上使用(yòng)的扇出策略和设计规则。通常会看到多(duō)个连接器在SOM板周围或边缘以方形排列组合在一起。

规划路由

正如我们从上面的所有(yǒu)讨论中看到的那样，使用(yòng)FPGA进行有(yǒu)效的PCB布局和布線(xiàn)都是关于使用(yòng)BGA的，因此其他(tā)BGA中使用(yòng)的相同布線(xiàn)策略将适用(yòng)于FPGA。从大型FPGA路由信号需要一些简单的策略：

确保您的FPGA的BGA封装正确并符合DFM要求

為(wèi)您的BGA选择合适的扇出，以便信号可(kě)以到达引脚

在将路由特定接口的每一层上开辟通道

在I/O周围布置外围设备，以防止在電(diàn)路板上来回布線(xiàn)

利用(yòng)您的设计规则确保阻抗控制

设置您的差分(fēn)对几何结构，使阻抗由走線(xiàn)到地间距而不是走線(xiàn)到走線(xiàn)间距控制

其他(tā)布局挑战通常包括在FPGA周围的電(diàn)源引脚上放置電(diàn)容器以提供去耦。使用(yòng)BGA封装，这更方便，因為(wèi)您可(kě)以将这些電(diàn)容器放置在FPGA背面的引脚上。如果您使用(yòng)较大的外壳電(diàn)容器，请确保在制造文(wén)档中指定via-in-pad。如果您正在使用(yòng)一些最快的信号标准，那么您应该选择更小(xiǎo)的封装尺寸（sub-0402），以确保在您的去耦网络中实现最快的响应。

BGA背面引脚上的電(diàn)容器。

对于高速信号，需要在大型并行总線(xiàn)（如 DDR4 或更高版本）和多(duō)个差分(fēn)对之间（如 PCIe）之间进行精确的長(cháng)度匹配，您将需要包括跨FPGA的飞行时间。物(wù)理(lǐ)上较大的FPGA可(kě)能(néng)需要信号穿过组件，以便信号离开逻辑块并到达I/O引脚。有(yǒu)时，它们位于FPGA的相对两侧，因此信号的传播时间会增加很(hěn)大的传播延迟。这个额外的飞行时间可(kě)以包含在FPGA的引脚封装延迟信息中。如果您的信号正在通过过孔转换，请不要忘记包含过孔延迟。