高速長(cháng)度调整中的引脚封装延迟和通孔延迟

2022-05-27

高速長(cháng)度调整中的引脚封装延迟和通孔延迟

看看一些集成電(diàn)路封装的内部，您会发现许多(duō)导線(xiàn)与半导體(tǐ)芯片和组件封装边缘的焊盘相连。当信号穿过互连并进入目标電(diàn)路时，信号需要穿过这些键合線(xiàn)和焊盘，然后才能(néng)被解释為(wèi)逻辑状态。当您环顾 IC 的边缘时，这些键合線(xiàn)可(kě)能(néng)有(yǒu)不同的長(cháng)度，它们会产生不同程度的延迟并导致总抖动。即使没有(yǒu)键合線(xiàn)，引脚尺寸和封装也会对信号产生一些延迟。

过孔也会在任何互连上引起一些延迟，这是过孔長(cháng)度、電(diàn)感和電(diàn)容的函数。通过分(fēn)析来描述通孔上的信号行為(wèi)可(kě)能(néng)非常复杂，特别是当您开始查看沿互连边缘的更高频率和渐逝耦合时。通过一些简单的信息，您可(kě)以补偿引脚封装延迟和PCB互连中的通孔延迟。

長(cháng)度调整中的引脚封装延迟

所有(yǒu)信号，无论是電(diàn)信号还是光信号，都以有(yǒu)限的速度传播。这意味着信号必须穿过的互连的任何部分(fēn)都会产生一些传输时间。集成電(diàn)路中的键合線(xiàn)、BGA组件上的焊球、通孔组件上的引脚以及任何其他(tā)将迹線(xiàn)和半导體(tǐ)芯片分(fēn)开的金属片都需要一些时间来遍历，您的设计应该考虑到这种延迟在長(cháng)度匹配期间。

引脚封装延迟是信号穿过组件的焊盘和键合線(xiàn)所需的时间。名副其实的IC制造商(shāng)将对此进行测量，并在组件数据表中提供延迟值；这些延迟通常在几十或几百皮秒(miǎo)的量级。例如，某些 Xilinx FPGA中的引脚封装延迟可(kě)能(néng)在 80 到 160 ps 之间变化。

你可(kě)能(néng)想知道：為(wèi)什么我们需要担心这个？简单的答(dá)案是，这应该包含在互连的总传播延迟中，以确保精确的長(cháng)度调整。在差分(fēn)信号标准中，理(lǐ)论上管脚封装延迟对两个信号的影响程度相同，因此忽略管脚封装延迟可(kě)能(néng)是安全的，除非以 <100 ps 的上升时间工作。使用(yòng)并行运行的专用(yòng)高速标准（例如在 FPGA 中实现的标准），您需要确保在您的偏差裕度内跨总線(xiàn)匹配。

这些键合線(xiàn)長(cháng)度和寄生效应的变化会导致引脚封装延迟的变化。

对于相对较慢的信号（>1 ns 上升时间）和较慢的数据速率（<500 MHz），您可(kě)能(néng)无需担心互连中的引脚封装延迟，特别是如果您在接收器处具有(yǒu)较大的噪声容限并且在更高的電(diàn)压下工作（例如，3.3 V 核心電(diàn)压）。通常将 500 MHz 作為(wèi)数据速率的下限，超过该下限应包括引脚封装延迟。超过这个数据速率，信号重复率将小(xiǎo)于 2 ns，信号上升时间会更快。这就产生了这样一种情况，即引脚封装延迟与数据重复率和上升时间相当，并且信号可(kě)以通过在键合線(xiàn)和元件焊盘上传输而完全不同步。

通过延迟计算

通过过孔的信号速度取决于许多(duō)因素，包括焊盘-反焊盘距离、通过電(diàn)路板横截面的纤维编织效应以及沿过孔長(cháng)度的電(diàn)镀缺陷（尤其是在高纵横比过孔中）。在改变参考平面的同时进行层转换的通孔也会在通孔長(cháng)度上看到突然的阻抗和传播延迟变化。如果我们只考虑 Dk = 4 的 1.57 mm FR4 板上的通孔，单向通孔延迟约為(wèi) 10 ps（如果我们假设通孔長(cháng)度上的介電(diàn)常数均匀），但这个数字实际上是不正确。在真实的通孔中，延迟将有(yǒu)很(hěn)大不同，这取决于遍历的层和附近导體(tǐ)的存在（即，由于 相对于附近平面的寄生電(diàn)感和電(diàn)容）。

当确定信号通过过孔时看到的有(yǒu)效介電(diàn)常数时，计算过孔延迟或信号需要沿过孔传播的时间量就会出现挑战。然后，您可(kě)以使用(yòng)真空中的光速计算通过过孔的信号速度：

获得有(yǒu)效介電(diàn)常数的解析表达式并非易事。

如果您考虑差分(fēn)对的工作原理(lǐ)，您很(hěn)快就会发现您并不真正需要一对差分(fēn)过孔的过孔延迟，除非您正在计算允许的短截線(xiàn)長(cháng)度。但是单端通过延迟呢(ne)？

单端过孔延迟

对于单端通孔，有(yǒu)一个 pi 滤波器模型可(kě)用(yòng)于估计跨单个通孔的传播时间。通过反转 pi 滤波器的集总元件模型中的 -3 dB 频率，您可(kě)以获得通孔延迟的数量级估计。通孔及其反焊盘的此模型如下所示。

用(yòng)于通孔及其反焊盘的简单 pi 过滤器模型。

如果您使用(yòng)一些粗略的计算，您会发现在集总元件状态下标准厚度板上的通孔延迟约為(wèi) 40 ps。这是一个无关紧要的数字吗？我们什么时候真的需要考虑这个值？

您需要单端过孔延迟吗？

為(wèi)什么高速设计人员更关注通孔延迟而不是管脚封装延迟？这有(yǒu)几个原因：

高速接口大多(duō)是差分(fēn)的，理(lǐ)想情况下，最好将線(xiàn)对中的两条走線(xiàn)布線(xiàn)在同一层上。因此，即使您进行层转换，也不会 产生额外的总抖动，因為(wèi)这对信号中的两个信号都经历了相同的延迟。

假设您需要在整个叠层中布線(xiàn)一个差分(fēn)对。如果您布線(xiàn)到一个过孔以用(yòng)一条迹線(xiàn)击中内部层，则您必须通过另一个过孔布線(xiàn)才能(néng)到达另一个表面。在某些时候，您仍然必须将差分(fēn)对中的另一条迹線(xiàn)也穿过叠层布線(xiàn)，从而产生相同的延迟。这有(yǒu)效地消除了通孔歪斜。

上述带有(yǒu)反焊盘的 pi 滤波器模型本质上是带限制的，因此它仅在由通孔的总電(diàn)感和電(diàn)容定义的特定带宽限制下才有(yǒu)用(yòng)。

综上所述，所有(yǒu)这些事实意味着您唯一需要担心的是通过延迟是在可(kě)能(néng)必须在外部层和内部层上布線(xiàn)的宽并行总線(xiàn)上。DDR 是此类接口的完美示例，如果您将 ADDR/data/strobe/CLK 信号拆分(fēn)為(wèi)不同的层，那么您可(kě)能(néng)需要将通孔延迟作為(wèi)長(cháng)度调整的一部分(fēn)考虑在内。

其他(tā)总線(xiàn)（并行或具有(yǒu)源同步时钟的串行总線(xiàn)）太慢了，无需担心需要通过延迟。SPI 和 I2C 就是很(hěn)好的例子：即使在最快的情况下，上升时间仍然比典型通孔上的延迟大 50-100 倍。因此，你真的不需要担心它。

单端过孔延迟很(hěn)重要的特殊情况

单端过孔延迟在一个领域非常重要：RF PCB设计和布線(xiàn)。当您设计需要参考振荡器的 RF 系统，并且您的系统对参考振荡器的相位敏感时，您绝对必须考虑通孔延迟和引脚封装延迟。在这种情况下，您可(kě)能(néng)还需要考虑信号接近时的回钻和过孔损失（S11 和 S21）等问题。这种类型的要求出现在具有(yǒu)相控阵的MIMO系统中，或者更确切地说，在设计中可(kě)能(néng)有(yǒu)多(duō)个收发器协调发送和接收通道的任何类型的级联系统中。

默认情况下，大多(duō)数具有(yǒu)長(cháng)度匹配功能(néng)的PCB设计程序会将引脚封装延迟设置為(wèi)零長(cháng)度或零时间。如果您从制造商(shāng)处获得组件模型，则特定组件的IBIS 6文(wén)档应包括引脚封装延迟。这将被指定為(wèi)長(cháng)度或时间。当您在原理(lǐ)图中為(wèi)每个组件引脚包含这些延迟时，您现在可(kě)以获得在布線(xiàn)时进行超精确長(cháng)度调整或延迟调整所需的信息。

Altium Designer ®中的行业标准设计工具允许您直接从您的组件属性中指定组件的引脚封装延迟，并且当在您的PCB布局中应用(yòng)長(cháng)度匹配部分(fēn)时，布線(xiàn)引擎将自动包含这一点。完成PCB并准备好与合作者或制造商(shāng)分(fēn)享您的高速PCB设计后，您可(kě)以通过Altium 365 ™平台分(fēn)享您完成的设计。您可(kě)以在一个软件包中找到设计和生产先进電(diàn)子产品所需的一切。