顺序電(diàn)路和组合電(diàn)路的區(qū)别

2022-05-30

顺序電(diàn)路和组合電(diàn)路的區(qū)别

数字逻辑電(diàn)路大致分(fēn)為(wèi)组合逻辑電(diàn)路和时序逻辑電(diàn)路。组合電(diàn)路执行不需要内存来存储数据的任務(wù)——它们的操作与时间无关。任何时刻的输出都由当前的输入决定。组合逻辑的分(fēn)析非常简单：它涉及真值表、逻辑表达式的评估，最后是電(diàn)路图。 

而时序逻辑電(diàn)路同时具有(yǒu)存储元件和组合逻辑電(diàn)路。它们的操作取决于时间。系统的行為(wèi)由输入、输出和内存状态决定。时序電(diàn)路分(fēn)析涉及的步骤包括状态表、状态图、触发器方程的评估以及最后的電(diàn)路图。

组合逻辑電(diàn)路

这些系统在任何时刻的输出都完全取决于其输入的当前状态。这些電(diàn)路独立于输入的历史，因此不需要存储元件（通常是触发器）。此外，它们的输出独立于先前的输出。

组合電(diàn)路执行特定操作，完全由真值表或逻辑表达式（布尔表达式）或逻辑電(diàn)路确定。这些是数字系统的简单构建块，采用(yòng)基本逻辑门（AND、NAND、OR、NOR）。

下面是一个半加器電(diàn)路。它是一个基本的组合電(diàn)路。没有(yǒu)反馈路径，也没有(yǒu)记忆元件。 

下面是系统的框图。根据要执行的操作，它可(kě)以有(yǒu)任意数量的输入和输出。从框图可(kě)以得出以下几点。 

输出函数可(kě)以数學(xué)表示如下。

在哪里，

Y 1 , Y 2 …Y m是输出函数。

X 1 , X 2 …X m是输入函数。 

框图显示了一组输入和输出。这些输入由无记忆逻辑网络处理(lǐ)。

只要输入存在，输出就存在。

電(diàn)路的速度取决于各个门的传播延迟。两个门之间存在固有(yǒu)延迟。

状态转换不需要时钟。

没有(yǒu)反馈路径。

它们没有(yǒu)时序電(diàn)路复杂。

设计过程

陈述问题

识别输入和输出并确定所需的输入和输出数量

為(wèi)每个输入和输出分(fēn)配一个唯一变量

制定真值表

借助布尔代数/K-map 简化 SOP/POS 表达式

在逻辑门的帮助下实现每个表达式 

示例：设计一个 2 位全加器電(diàn)路 

第一步：设计一个全加器。全加器電(diàn)路一次加两位。这两位被添加到前一个有(yǒu)效位置的进位。 

第 2 步：希望设计一个 2 位全加器。这个全加器電(diàn)路也必须能(néng)够添加进位输入。因此，有(yǒu)三个输入和两个输出。第一个输出是总和，另一个是“执行”。 

两个输入名為(wèi) A 和 B。

还有(yǒu)第三个输入进位输入 (C in )。有(yǒu)两个输出总和 (S) 和执行 (C out )。 

第四步：真值表如下。 

一个	乙	中_	总和 (S)	进位（C出）
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

 第 5 步：在真值表的帮助下生成 K-map。借助 K-map 得到简化的全加器方程。

 第 6 步：

 顺序逻辑電(diàn)路

 顾名思义，这些是顺序電(diàn)路。这些系统的输出在任何时刻都取决于输入的当前状态以及系统的先前输入。由于它们依赖于系统的先前状态，因此至少有(yǒu)一个内存元件（触发器）可(kě)以在其中存储二进制信息。时序電(diàn)路的状态是在给定时间存储在存储器中的信息。它们的输出是当前输入和存储元件当前状态的函数。要构建时序電(diàn)路，必须有(yǒu)一个存储单元，它有(yǒu)助于保留信息。存储的信息是输出的历史记录，可(kě)以在需要时调用(yòng)。人字拖是存储的基本构建块。有(yǒu)许多(duō)具有(yǒu)不同特性的不同触发器。

 有(yǒu)两种不同类型的时序電(diàn)路，同步（所有(yǒu)存储元件都有(yǒu)时钟）和异步（那些不使用(yòng)时钟进行操作的时序電(diàn)路）。大多(duō)数数字系统都基于同步電(diàn)路，因為(wèi)时钟電(diàn)路的设计和操作比非时钟时序電(diàn)路相对容易。

 下面是时序電(diàn)路的一个简单示例。输入和输出之间存在反馈路径。

框图

该框图显示了相同的组合逻辑電(diàn)路块以及存储元件。很(hěn)明显，记忆在确定任何给定输入的输出方面也发挥着作用(yòng)。

 下一个状态方程是输入和当前状态的函数，给出為(wèi)。

 输出是输入和当前状态的函数。

在某些情况下，输出只是当前状态的函数。在这种情况下，

在这两种情况下，输出都与当前状态相关联。

 从框图可(kě)以得出以下几点：

有(yǒu)一组输入 (X 1 , X 2 …X n ) 和一组输出 (Y 1 , Y 2 …Y n )。输入由组合電(diàn)路处理(lǐ)并存储在存储元件中。

输出是对输入的反馈，并且与当前输入一起参与下一个状态输出。

電(diàn)路的状态是指存储在存储元件中的数据。

时序電(diàn)路中使用(yòng)的存储元件称為(wèi)触发器。触发器是一种能(néng)够存储 1 或 0 的二进制存储器（它只存储一位）。

触发器从组合電(diàn)路以及以固定时间间隔出现的脉冲形式的时钟信号（时钟用(yòng)于同步时序電(diàn)路）接收输入。

这些電(diàn)路设计复杂，操作困难。

设计过程

 涉及以下步骤：

理(lǐ)解给定的任務(wù)，通常是对電(diàn)路行為(wèi)的口头描述

绘制基本框图

从步骤 1 和步骤 2 中获得的信息中获取状态表或状态图。

将二进制代码分(fēn)配给状态。為(wèi)每个州分(fēn)配一个唯一的代码（如 00、01、10.. 等）

选择触发器的类型。从状态，该表导出触发器输入和输出方程。方程应简化。

画出電(diàn)路

示例：设计一个全加器電(diàn)路

 第一步：设计一个全加器電(diàn)路。它能(néng)够添加两个无符号数 A 和 B。输出 S 也取决于输入和状态。

 步骤 2：有(yǒu)两种可(kě)能(néng)的状态。S O和 S 1。

 第 3 步：

一个	乙	当前状态 (Y)	下一个状态 (y)	总和 (S)	D触发器
0	0	0	0	0	0
0	0	1	0	1	0
0	1	0	0	1	0
0	1	1	1	0	1
1	0	0	0	1	0
1	0	1	1	0	1
1	1	0	1	0	1
1	1	1	1	1	1

 第4步：

 S O当当前状态 = 0

当前状态 = 1 时的S 1

 第 5 步：单个触发器可(kě)以代表两种状态。对于时序電(diàn)路的实现，让我们考虑一个 D 触发器。进位是 D 触发器的输入。它存储在这个触发器的下一个阶段。

 第 6 步：

 顺序電(diàn)路和组合電(diàn)路的區(qū)别

 组合電(diàn)路

在任何时刻，输出仅取决于输入的当前状态。时间不是一个重要的参数。输出仅取决于输入。不需要内存（触发器）。在基本逻辑门的帮助下易于设计和实现。没有(yǒu)反馈。由于硬件，它们更容易实现但成本很(hěn)高。它们的实现需要更多(duō)的硬件。它们速度更快，因為(wèi)同时应用(yòng)了所有(yǒu)输入。

 顺序電(diàn)路

 在任何时刻，输出都是由输入和先前的输出决定的。时间是一个重要参数。对于不同電(diàn)路元件的定时和同步，时钟信号是必要的。需要内存来存储系统的先前状态。这些系统的设计需要基本的逻辑门和触发器。反馈路径中至少有(yǒu)一个存储元件。它们难以实现，但成本低于时序電(diàn)路。由于辅助输入，它们速度较慢。因此，输入之间存在延迟。并且输出由时钟信号选通。

	组合逻辑電(diàn)路	顺序逻辑電(diàn)路
定义	在任何时刻，输出仅取决于输入的当前状态。	在任何时刻，输出都是由输入和先前的输出决定的。
时间依赖性	时间不是一个重要的参数。	时间是一个重要参数。对于不同電(diàn)路元件的定时和同步，时钟信号是必要的。
记忆	输出仅取决于输入。不需要记忆。	需要内存来存储系统的先前状态。
设计	在基本逻辑门的帮助下易于设计和实现。	这些系统的设计需要基本的逻辑门和触发器。
反馈	没有(yǒu)反馈。	反馈路径中至少有(yǒu)一个存储元件。
硬件和成本	由于硬件，它们更容易实现但成本很(hěn)高。它们的实现需要更多(duō)的硬件。	它们难以实现，但成本低于时序電(diàn)路。
速度	它们速度更快，因為(wèi)同时应用(yòng)了所有(yǒu)输入。	由于辅助输入，它们速度较慢。因此，输入之间存在延迟。并且输出由时钟信号选通。