您应该為(wèi)数字 IC 使用(yòng)多(duō)大尺寸的去耦電(diàn)容器

2021-07-22

您应该為(wèi)数字 IC 使用(yòng)多(duō)大尺寸的去耦電(diàn)容器

这些電(diàn)容器的尺寸是否合适？

PCB 设计指南中反复出现的问题，包括高速数字设计“大师”，是需要适当调整去耦電(diàn)容器的尺寸。有(yǒu)时在没有(yǒu)完全理(lǐ)解这些上限在 PDN 中应该做什么或其在确保電(diàn)源完整性方面的作用(yòng)的情况下解决这个问题。我还看到过许多(duō)应用(yòng)筆(bǐ)记，这些应用(yòng)筆(bǐ)记默认采用(yòng)几十年前的指导方针，即放置三个去耦電(diàn)容器来桥接数字集成電(diàn)路上的電(diàn)源和接地引脚（通常為(wèi) 1 nF、10 nF 和 100 nF，或类似的值）。在过去，这可(kě)能(néng)很(hěn)好；快速数字组件中出现的電(diàn)源完整性问题并没有(yǒu)严重到干扰核心電(diàn)压，因此三个電(diàn)容器完成的工作已经足够了。

今天的具有(yǒu)多(duō)个输出和低核心電(diàn)压（低至 1.0 V）的快速集成電(diàn)路比过去慢得多(duō)的组件具有(yǒu)更严格的噪声限制。更严格的噪声约束意味着需要更精确的去耦。既然如此，任何使用(yòng)当今相当强大的 MCU 和许多(duō)其他(tā)数字组件的设计人员都需要知道如何正确调整去耦電(diàn)容器的尺寸。那么最好的方法是什么？一般来说，有(yǒu)两种方法可(kě)以做到这一点。让我们看看这两者是如何完成的，以及為(wèi)什么三个去耦電(diàn)容器的古老神话在现代高速数字设计中不相关。

了解等效電(diàn)容器模型

在我们开始确定数字设计所需的去耦電(diàn)容器的尺寸之前，您需要了解電(diàn)容器的基本電(diàn)路模型。尽管我们很(hěn)想认為(wèi)電(diàn)容器的行為(wèi)与理(lǐ)论所描述的完全一样，但实际上并非如此。所有(yǒu)電(diàn)容器在定义其阻抗谱的引線(xiàn)上都有(yǒu)一些電(diàn)感，根据经验将其建模為(wèi)串联 RLC 网络：

用(yòng)于模拟電(diàn)容器的等效 RLC 電(diàn)路

在该模型中，ESR 和 ESL 分(fēn)别是等效串联電(diàn)阻和等效串联電(diàn)感。C 的值可(kě)以作為(wèi)组件数据表中引用(yòng)的電(diàn)容。最后，R 的值说明形成電(diàn)容器的電(diàn)介质的電(diàn)导。这说明了任何電(diàn)容器在充電(diàn)并从其電(diàn)路中移除后发生在任何電(diàn)容器中的瞬态泄漏。该值通常足够大，可(kě)以忽略。

在此模型中（忽略 R），值 (ESR/(2*ESL)) 是等效電(diàn)路的阻尼常数，假设连接到電(diàn)路末端的负载為(wèi) 0 欧姆。这是電(diàn)路在完全充電(diàn)/放電(diàn)情况下响应输入電(diàn)压变化所需的最短时间。電(diàn)容器的数据表没有(yǒu)列出阻尼常数，而是只显示阻抗谱图，如下所示。如果您愿意，可(kě)以使用(yòng)数据表中的 ESL 和 ESR 值来计算阻尼常数。

最后，所有(yǒu)实际電(diàn)容器的自谐振频率等于任何串联 RLC 電(diàn)路的值，或者在这种情况下：

自谐振频率可(kě)以在阻抗谱图中看到。真实 AVX 電(diàn)容器的示例如下所示：

去耦電(diàn)容器实际上有(yǒu)什么作用(yòng)？

这是一个很(hěn)好的问题，可(kě)以真正帮助我们理(lǐ)解為(wèi)什么需要去耦電(diàn)容器来确保数字集成電(diàn)路的電(diàn)源完整性。当连接到直流電(diàn)压源时，所有(yǒu)電(diàn)容器都以平衡状态存储電(diàn)荷；電(diàn)容器中的极板充電(diàn)并保持電(diàn)荷总量等于 Q = CV。如果 V 波动或略有(yǒu)下降，则部分(fēn)電(diàn)荷 Q 会释放并传送到负载，就像小(xiǎo)電(diàn)池一样。

在连接到数字電(diàn)路的实际電(diàn)容器中出现的问题是電(diàn)压降不会在单一频率下发生。電(diàn)源電(diàn)压的时间相关波动或電(diàn)路中的電(diàn)流突然爆发在示波器上通常看起来像具有(yǒu)尖锐边缘速率的尖峰。这意味着与该信号相关的功率谱将分(fēn)布在一个频率范围内，并将与自谐振重叠。结果是電(diàn)容器将响应放電(diàn)并在電(diàn)源总線(xiàn)上激发瞬态振荡. 如果電(diàn)源总線(xiàn)上的数字 IC 将该電(diàn)源吸入 PDN，電(diàn)源总線(xiàn)上的瞬变将在電(diàn)源引脚上显示為(wèi)振铃。但是，如果选择了正确数量和尺寸的去耦電(diàn)容器，则可(kě)以将这种波动降至最低。这就是為(wèi)什么我们有(yǒu)三个電(diàn)容器的持久指南；这是去耦電(diàn)容器的最不糟糕的布置和尺寸，可(kě)以尝试确保稳定的電(diàn)源。

确定去耦電(diàn)容器尺寸的方法

现在我们基本上知道了真实電(diàn)容器的電(diàn)气特性，我们可(kě)以从三个方向来确定去耦電(diàn)容器的尺寸：

在时域中使用(yòng)负载充電(diàn)：  PCB 上的走線(xiàn)基本上是電(diàn)容器，去耦電(diàn)容器的工作是提供 IC 為(wèi)负载充電(diàn)所需的電(diàn)流。您可(kě)以使用(yòng)负载電(diàn)容和所需的转换时间/峰值電(diàn)压来估算為(wèi)走線(xiàn)/传输線(xiàn)充電(diàn)所需的总電(diàn)荷和電(diàn)容。

使用(yòng)目标纹波、電(diàn)流突发和阻抗谱：这需要对電(diàn)源总線(xiàn)振铃设置限制，并使用(yòng)它来找到使 PDN 的阻抗谱低于目标阻抗所需的電(diàn)容。

时域中的脉冲响应：您可(kě)以在此处查看 PDN 模型内電(diàn)容器的瞬态响应。您可(kě)以在電(diàn)路原理(lǐ)图中创建 PDN 的现象學(xué)模型，并在 SPICE 仿真中使用(yòng)瞬态分(fēn)析，或者您可(kě)以使用(yòng)脉冲响应计算来计算 PDN 传递函数和 Z 参数。当您迭代去耦電(diàn)容器的各种值时，您最终可(kě)以最小(xiǎo)化低于目标的 PDN 阻抗。

在上面的列表中，只有(yǒu)第一种方法是“简单的”，并且可(kě)以根据它提供该電(diàn)荷所需的最短时间，為(wèi)您提供需要存储在電(diàn)容器组中的总電(diàn)荷的基線(xiàn)估计。如果您正在去耦具有(yǒu)更快开关速度的数字電(diàn)路，那么您将需要选择具有(yǒu)等效阻尼常数的電(diàn)容器，该電(diàn)容器具有(yǒu)临界阻尼或轻微过阻尼電(diàn)路，以抑制放電(diàn)期间的振铃。只要放電(diàn)速率比开关时间短，那么去耦電(diàn)容就能(néng)快速补偿電(diàn)压波动。

基于充電(diàn)迹線(xiàn)估算总去耦電(diàn)容

估算总去耦電(diàn)容的最简单方法是考虑需要传送到 IC 的最大電(diàn)荷量、传送到 IC 的速度以及要补偿的電(diàn)压波动的大小(xiǎo)。由于大多(duō)数负载是容性负载，您可(kě)以将到达负载的電(diàn)流与信号電(diàn)压从 OFF 变為(wèi) ON（反之亦然）的速率相关联：

请注意，您可(kě)以将类似的技术应用(yòng)于纯電(diàn)阻或電(diàn)感负载。让我们看看具有(yǒu)多(duō)个开关输出的数字 IC 上的容性负载。

简单示例：具有(yǒu) 12 个输出的数字 IC

展示如何将这个方程用(yòng)于容性负载的最佳方式是通过一个例子。假设您有(yǒu)一个具有(yǒu) 12 个输出的数字 IC，其中每个输出信号為(wèi) 5 V，上升时间為(wèi) 6 ns。每个输出驱动一个具有(yǒu) 50 pF 负载電(diàn)容的负载。如果将信号的上升时间近似為(wèi)線(xiàn)性，则上述等式中的导数可(kě)以写為(wèi) dV = 5 V，dt = 6 ns。因此，每个输出所需的電(diàn)流為(wèi)：

我们示例 IC 的每个输出電(diàn)流

如果所有(yǒu) 12 个输出同时从高電(diàn)平切换到低電(diàn)平，则来自 PDN 的总電(diàn)流涌入将為(wèi) 500 mA。这种浪涌会引起地平面電(diàn)位的变化，从而产生信号電(diàn)位的变化，電(diàn)容器应补偿信号電(diàn)位的这种变化。如果我们假设 ON 状态的阈值為(wèi) 4.5 V，那么需要补偿的電(diàn)压骤降為(wèi) 0.5 V，以防止误码。此外，这必须在 6 ns 内得到补偿。因此，最小(xiǎo)去耦電(diàn)容為(wèi)：

示例去耦電(diàn)容器的最小(xiǎo)電(diàn)容

在这里，您应该至少使用(yòng) 6 nF 電(diàn)容器来补偿 6 ns 内 0.5 V 的最大電(diàn)压。请注意，某些指南建议在本示例中并联使用(yòng)两个 3 nF 電(diàn)容器，因為(wèi)这会将 ESR 降低 2 倍，但这也会将 ESL 降低 2 倍，因此对阻尼的影响為(wèi)零。如果電(diàn)容器的响应阻尼不足，那么您可(kě)以选择更大的電(diàn)容器，因為(wèi)这会使响应更接近临界阻尼或过阻尼情况。但是，并联使用(yòng)两个電(diàn)容器有(yǒu)助于使 PDN 网络在電(diàn)容器谐振频率附近的阻抗谱变平。

从脉冲响应/PDN 阻抗调整去耦電(diàn)容器的尺寸

上面的模型有(yǒu)什么问题？问题在于它没有(yǒu)考虑電(diàn)路板中真实去耦電(diàn)容器或真实 PDN 的所有(yǒu)方面，包括：

ESL 如上图所示等效電(diàn)容阻抗模型

PDN 中的寄生電(diàn)容和電(diàn)感

第二点非常重要，需要进行布局后模拟。PDN 阻抗谱不仅取决于去耦電(diàn)容器的值，还取决于 PDN 的几何形状（即层排列、材料、总線(xiàn)尺寸等）。由于这种对几何形状的依赖，您需要将 PCB 布局导出到 Ansys 等场解算器实用(yòng)程序中。

PDN 阻抗与设计探索

这要困难得多(duō)，有(yǒu)时可(kě)以通过電(diàn)路模型来解决。遗憾的是，電(diàn)路模型无法准确考虑 PDN 阻抗的实际方面，因此您通常需要场求解器来确定设计中的 Z 参数、S 参数或其他(tā)网络参数。场求解器也可(kě)用(yòng)于计算 PDN 阻抗谱，然后可(kě)用(yòng)于通过逆傅立叶变换计算脉冲响应函数。这是一个相当复杂的设计探索主题，值得拥有(yǒu)自己的指南，但当您开始处理(lǐ)速度非常快且内核電(diàn)压低且噪声容限窄的组件时，这一点很(hěn)重要。

选择额外的去耦電(diàn)容器

从场解算器中提取此模型后，您可(kě)以确定 PDN 阻抗谱的哪些部分(fēn)具有(yǒu)高阻抗，并且您可(kě)以选择针对 PDN 阻抗谱中这些峰值的附加去耦電(diàn)容器。添加一个具有(yǒu)重叠 PDN 阻抗峰值的自谐振電(diàn)容器，并继续并联添加電(diàn)容，直到 PDN 阻抗降至目标阻抗以下。

阻抗谱示例。只要自谐振与峰值频率匹配，就可(kě)以将去耦電(diàn)容器添加到 PDN 以针对两个高阻抗峰值。并联添加多(duō)个電(diàn)容器将分(fēn)散这些峰值的边缘，并有(yǒu)助于降低整體(tǐ) PDN 阻抗。

由于電(diàn)路板在较低的功率水平、较高的数据速率和更严格的噪声要求下运行，每个设计人员都应该拥有(yǒu)為(wèi)他(tā)们的 PCB 选择和放置旁路和去耦電(diàn)容器所需的工具。只有(yǒu)Altium Designer為(wèi)您提供為(wèi)任何应用(yòng)程序创建新(xīn)设计所需的原理(lǐ)图设计和布局工具。Altium Designer 的仿真工具套件还可(kě)以帮助您识别電(diàn)源完整性问题并检查電(diàn)源网络的瞬态行為(wèi)。