PCB 总線(xiàn)布線(xiàn)和布局：基础知识

2021-06-18

PCB 总線(xiàn)布線(xiàn)和布局：基础知识

没有(yǒu) PCB 总線(xiàn)布線(xiàn)和布局，现代计算根本不可(kě)能(néng)实现。许多(duō)并行处理(lǐ)数据的数字系统也是如此。如果您正在进行新(xīn)的 PCB 设计，并且需要在不同设备之间路由总線(xiàn)，则需要遵循一些简单的规则，以确保您的信号不会失真并正确触发后续设备。由于一些设计人员可(kě)能(néng)会质疑在总線(xiàn)布線(xiàn)中直角转弯是否明智，因此我也将在这里说明这一点。

PCB总線(xiàn)布線(xiàn)的四大规则

总線(xiàn)布線(xiàn)的三个重要点是设计一致的走線(xiàn)阻抗、正确的端接和紧密的接地返回路径以最小(xiǎo)化环路電(diàn)感。还有(yǒu)一个需要考虑的重点，即并行总線(xiàn)的走線(xiàn)長(cháng)度匹配。同样的问题适用(yòng)于沿总線(xiàn)路由时钟信号，无论是公共时钟还是源同步时钟。嵌入式时钟，其中时钟信号编码在比特流的前几位，不会在 PCB 总線(xiàn)布線(xiàn)中出现时钟布線(xiàn)问题。

随着驱动器/接收器 IC 串联数量的增加，使用(yòng)带有(yǒu)总線(xiàn)的公共时钟更容易出现错误定时信号。这是因為(wèi)每个 IC 都会在信号轨迹上产生一些抖动，并且抖动会以正交方式增加。此外，每个 IC 都有(yǒu)一些延迟，来自公共时钟源的时钟線(xiàn)需要延迟匹配以解决累积的传播延迟。使用(yòng) PLL 抑制时钟中的抖动是可(kě)能(néng)的，但并不实际，尤其是当我们考虑双向总線(xiàn)上的往返时钟时。随着数字系统变得更加复杂，标准化 IC 已转向源同步或嵌入式时钟方案。使用(yòng)源同步时钟，您仍然需要确保时钟長(cháng)度正确匹配 以便驱动器/接收器在适当的时间锁定。

原理(lǐ)图中的双向总線(xiàn)

过孔在 PCB 总線(xiàn)布線(xiàn)中的使用(yòng)

保持一致的信号/时钟線(xiàn)長(cháng)度和一致的阻抗的一方面在于您如何在总線(xiàn)中路由信号。即使在低数据速率下，您也应该尽量减少总線(xiàn)上的过孔，以防止阻抗不连续。如果您确实在总線(xiàn)上使用(yòng)过孔，则可(kě)能(néng)需要沿着走線(xiàn)的長(cháng)度错开过孔，以便為(wèi)过孔留出足够的空间。

在布線(xiàn)具有(yǒu)指定差分(fēn)/单端阻抗的密集差分(fēn)对时尤其如此，因為(wèi)您可(kě)能(néng)难以在一组走線(xiàn)上将过孔彼此相邻放置。对于差分(fēn)对，只要沿差分(fēn)对对称地布置过孔，您仍然可(kě)以避免一些轻微的过孔分(fēn)离。当您為(wèi)过孔腾出空间时，耦合会略微减弱，但您仍然可(kě)以在接收器处获得足够的共模噪声抑制。

多(duō)层 PCB 总線(xiàn)布線(xiàn)

当使用(yòng)具有(yǒu)非常严格公差的低電(diàn)平设备（3.3 V 或更低）时，最好将電(diàn)源和接地层放置在相邻层上，接地层直接位于表面下方，以确保信号和電(diàn)源完整性。此时，您不必担心正交路由，但您需要确保总線(xiàn)中信号的長(cháng)度匹配和阻抗一致。这将我们带到了涉及 PCB 总線(xiàn)布線(xiàn)的另一点，我经常在 EE 论坛上看到这个问题。这涉及在总線(xiàn)中（或在任何其他(tā)情况下）路由信号时使用(yòng) 45 度或直角转弯。

PCB 总線(xiàn)布線(xiàn)中的直角或 45 度角？

大多(duō)数设计师会说，由于在拐角处产生的 EMI，您永遠(yuǎn)不应在 PCB 布局中使用(yòng)直角转弯，这也会出现在总線(xiàn)中。一旦总線(xiàn)被分(fēn)成单独的走線(xiàn)，从逻辑上讲，强串扰会出现在直角拐角附近的走線(xiàn)中。也有(yǒu)人说，直角弯曲会导致信号反射回源。

在数學(xué)上，由于折射率对比，走線(xiàn)和自由空间之间存在阻抗不匹配。每当阻抗不匹配时，就有(yǒu)可(kě)能(néng)发生反射和共振；在波传播的任何结构中都是这种情况。然而，谐振是否可(kě)以支持為(wèi)驻波，这会产生强烈的 EMI和串扰，取决于与行进信号频率（数字或模拟）相比的结构尺寸。

一些设计师建议不要使用(yòng)直角弯曲的实际原因是它们的可(kě)制造性。角落会在 PCB 中形成酸阱，其中蚀刻剂溶液的表面张力将蚀刻剂限制在角落处。这在狭窄的角落中更像是一个问题，其中轨迹以锐角分(fēn)叉。当蚀刻剂陷入酸阱时，会导致过度蚀刻，从而增加迹線(xiàn)的表面粗糙度。今天，这是一个主要出现在低质量海外制造商(shāng)身上的问题。

极高频模拟信号或具有(yǒu)非常快上升时间的数字信号（我们在这里讨论的是低于 20 ps！）可(kě)以在拐角附近产生强制共振，但前提是直角结构的几何形状足够小(xiǎo)。与信号相关的半波長(cháng)（对数字信号使用(yòng)拐点频率）通常可(kě)以用(yòng)作检查给定结构中是否会出现强制共振的基准。在直角转弯的情况下，应使用(yòng)四分(fēn)之一波長(cháng)，因為(wèi)您具有(yǒu)开放结构。

对于具有(yǒu) 20 ps 上升时间（17.5 GHz 拐点频率）的数字信号，假设有(yǒu)效介電(diàn)常数為(wèi) 4 ，半波長(cháng)為(wèi) 4.2 毫米。即使我们考虑 0.5 毫米（20 密耳）的宽大走線(xiàn)宽度以保持 50标准厚度 FR4上的欧姆阻抗，几何形状仍然太小(xiǎo)，无法支持如此高的频率谐振，这意味着任何谐振在从迹線(xiàn)辐射 EMI 时都会迅速衰减。出于实际目的，您可(kě)以有(yǒu)效地忽略 PCB 总線(xiàn)布線(xiàn)中直角弯曲的问题，因為(wèi)在大多(duō)数情况下，任何辐射 EMI 都很(hěn)弱。对于非常高频的模拟信号，由于这些迹線(xiàn)的宽度往往更宽，因此产生共振的可(kě)能(néng)性更大。

检查您的数据表和信令标准！

尽管数据表似乎有(yǒu)一些不一致的信息，但它们通常会告诉您在路由信号总線(xiàn)时允许的容差。任何長(cháng)度/时序失配和阻抗变化都应作為(wèi)设计规则输入，以确保您的总線(xiàn)按规定执行。您的交互式布線(xiàn)工具可(kě)以在布線(xiàn)时检查您的電(diàn)路板，确保您的设备按预期工作。

Altium Designer ®中的交互式布局工具是PCB 总線(xiàn)布線(xiàn)的理(lǐ)想选择。在您创建電(diàn)路板时，这些工具会根据您的设计规则自动检查您的布局。使用(yòng)布局前和布局后仿真工具，您可(kě)以在转向制造之前检查总線(xiàn)设计中的信号完整性。