解决VLSI互连缩小(xiǎo)中的電(diàn)迁移和IR下降

2020-08-01

互连是VLSI電(diàn)路中的本地，中间和全局通信線(xiàn)路，其设计和物(wù)理(lǐ)状态对于实现IC可(kě)靠性至关重要。互连線(xiàn)通常由金属線(xiàn)制成，并且在传输電(diàn)流时会暴露于電(diàn)场中。電(diàn)迁移（EM）和IR下降是两个不可(kě)避免的人员伤亡，这使得互连易于退化。

当经受高電(diàn)流密度时，拥塞的互连在電(diàn)子传播方向上传输金属离子。電(diàn)迁移（EM）的过程会腐蚀并累积互连金属，分(fēn)别形成孔和分(fēn)支。互连的较低几何形状和EM的影响会增强電(diàn)阻，从而引起IR下降问题。互连中的EM和IR下降是造成可(kě)靠性问题并缩短深亚微米VLSI電(diàn)路寿命的原因。在接下来的部分(fēn)中，让我们讨论互连及其设计解决方案中一些由EM驱动的问题。

EM存在时IR下降加剧

随着器件尺寸的减小(xiǎo)，VLSI系统的速度和電(diàn)流密度都有(yǒu)所提高。電(diàn)源和时钟信号互连到EM 的脆弱性在高密度IC封装中更大。在EM的影响下，互连線(xiàn)在下游变窄，而上游的互连線(xiàn)和过孔则导致金属沉积。 

这些由EM引起的通断会改变互连和过孔的電(diàn)阻。通过電(diàn)源互连的電(diàn)流增加会导致IR下降，并影响设备性能(néng)。频繁的开关活动加剧了时钟互连中的IR下降，并降低了设备速度。如果您的IC设计包括具有(yǒu)不同宽度的多(duō)互连结构，则在减轻IR压降方面会稍有(yǒu)成功。改进的互连设计可(kě)以减少VLSI電(diàn)路块之间的信号时间延迟，并很(hěn)大程度地降低时钟偏斜。

EM的其他(tā)后效应及其设计解决方案

如果您得到混乱的正式文(wén)件，您会保持冷静吗？同样，信号传播中的任何串扰或错误都会使VLSI電(diàn)路正常工作。EM效应始于電(diàn)路逻辑中的间歇性毛刺，随后导致器件不稳定。EM的一些后遗症是：

互连延迟：互连電(diàn)容和電(diàn)阻的增加延長(cháng)了信号传播中的RC时间延迟。互连延迟限制了IC速度及其性能(néng)特征。如果您不关心功耗，请尝试插入互连中继器以减少时间延迟。

通孔缺陷：随着金属在通孔中的衰减，会产生两种类型的缺陷：

電(diàn)阻性开路（ROP）缺陷，类似于应连接的两个互连之间连接的缺陷電(diàn)阻器。

卡塞开路（SOP）缺陷，这是应连接的两个互连之间的开路。

单切口通孔替代多(duō)切口通孔在ROP和SOP缺陷期间提供了备用(yòng)路径。通孔的并行连接还有(yǒu)助于降低互连的有(yǒu)效電(diàn)阻。

抗噪声能(néng)力差：表面不平整，杂散阻抗，阻抗不匹配以及相邻互连的邻近度是影响芯片信号完整性的一些触发因素。可(kě)以通过屏蔽互连来改善错误逻辑状态的发生，降低的噪声容限和降低的时钟速度。

寿命缩短：在深亚微米VLSI技术中，互连质量的下降在缩短EM寿命方面起着关键作用(yòng)。在電(diàn)磁效应的作用(yòng)下，空洞的尺寸和形成致命空洞的时间降低了，因此互连死亡率很(hěn)高。下列IC设计修改可(kě)以提高EM寿命。

扩大互连宽度：缩小(xiǎo)尺寸和纳米级IC技术不切实际。

用(yòng)铜（Cu）代替铝（Al）互连：Cu具有(yǒu)较低的電(diàn)阻率，较高的電(diàn)导率和较高的熔点。根据布莱克方程式，平均失效时间（MTTF）取决于激活能(néng)量，電(diàn)流密度和温度。表1给出了Al和Cu在某些物(wù)理(lǐ)参数上的比较，并证明了Cu互连更好。

表1：在熔点估算的Cu和Al物(wù)理(lǐ)参数的比较

金属	活化能(néng) （千焦耳/摩尔）	電(diàn)阻率  （µΩ厘米）	熔点 （℃）
铜	196	1.7	1083
铝	165	2.7	660

 

使用(yòng)Al和Cu合金：通过使用(yòng)Al-Cu合金互连，MTTF很(hěn)高。它还可(kě)以在一定程度上防止互连结尖峰。

避免互连中的直角弯曲：因為(wèi)实验证明弯曲弯曲可(kě)以实现较長(cháng)的芯片寿命并承受EM应力。

层间電(diàn)介质：金属互连線(xiàn)和低k 介電(diàn)材料之间的粘附力减少了传播延迟，并降低了基板金属层中的内部電(diàn)容和内部電(diàn)容。

互连掺杂剂：将金，银和锰等金属作為(wèi)掺杂剂引入互连金属中。它改善了EM特性，例如EM应力，電(diàn)阻和附着力，并最终改善了VLSI電(diàn)路的EM预期寿命。

设计互连的简便方法

在复杂的纳米级VLSI技术中，短期可(kě)靠性是无法接受的特征。主流芯片制造行业忽视了后端（BEOL）元素（尤其是互连）的过度设计和欠设计之间的平衡。这种诱杀陷阱向IC设计工程师提出了挑战，要求其在较小(xiǎo)的占位面积内提供高性能(néng)和出色可(kě)靠性的新(xīn)设计。在完成最坏情况的互连设计时，您需要进行几次设计迭代，要设计出面积，電(diàn)流密度，温度，EM和IR压降限制等约束条件。如果有(yǒu)简单的出路，您喜欢走这条详尽的道路吗？