PDN 目标阻抗对 PCB设计人员意味着什么

2021-09-22

PDN 目标阻抗对 PCB设计人员意味着什么

简而言之，PCB走線(xiàn)阻抗是電(diàn)路在施加電(diàn)压后抵抗電(diàn)流的電(diàn)阻的量度。到目前為(wèi)止一切顺利，但阻抗的概念也用(yòng)于 PCB设计来描述配電(diàn)系统/配電(diàn)网络 (PDS/PDN) 的行為(wèi)。随着 IC 供应商(shāng)定义设计必须满足的越来越严格的所谓“目标阻抗限制”（在宽频率范围内仅几毫欧），这种 PDN阻抗正变得越来越让 PCB设计人员头疼。

您不确定 PDN阻抗这个术语对您的实际意义以及在设计 PDN 时需要注意什么？让我们来看看 PDN阻抗和目标阻抗是什么，让我尝试解释它们对现代高速数字板设计的重要性。

阻抗及其与電(diàn)容和電(diàn)感的关系

電(diàn)子學(xué)理(lǐ)论在分(fēn)析阻抗问题中起着基本的作用(yòng)，这里仅提及欧姆定律、基尔霍夫定律和電(diàn)感法拉第定律。但即使没有(yǒu)深入研究，PCB设计人员也知道，对于電(diàn)路板走線(xiàn)，特性阻抗“Z0”与走線(xiàn)電(diàn)感 (L) 和走線(xiàn)電(diàn)容 (C) 直接相关（此处為(wèi)无损情况，為(wèi)简单起见），或在公式定义中：

Zo=√()

因此，走線(xiàn)電(diàn)容直接取决于電(diàn)路板内的走線(xiàn)结构：走線(xiàn)宽度、铜線(xiàn)高度以及走線(xiàn)到作為(wèi)返回路径的参考层的距离。周围绝缘材料的介電(diàn)常数“ε”也有(yǒu)影响。知道了这一点，通过分(fēn)析公式预测某些物(wù)理(lǐ)结构变化对走線(xiàn)阻抗值的影响就变得相当简单了。

然而，对于具有(yǒu)蚀刻和铜粗糙度影响的紧密耦合的迹線(xiàn)和迹線(xiàn)几何形状，这种预测可(kě)能(néng)变得相当复杂。PCB工程师应该时刻记住，電(diàn)容和阻抗之间的关系在某种程度上是相反的，这意味着如果“C”增加，“Z0”减少，反之亦然。但这如何适用(yòng)于配電(diàn)系统？

配電(diàn)系统通常包括较大（和/或较小(xiǎo)）铜區(qū)域以及電(diàn)源迹線(xiàn)、PDN 过孔和许多(duō)小(xiǎo)型连接短截線(xiàn)的组合，以将能(néng)量从電(diàn)源（桶式转换器、VRM 或 PMIC）传输到電(diàn)源有(yǒu)源電(diàn)路 (IC) – 中间有(yǒu)一些分(fēn)立元件（電(diàn)容器、電(diàn)阻器、電(diàn)感器）。那么阻抗如何以及在何处发挥作用(yòng)呢(ne)？

介绍 PDN 目标阻抗

随着时钟和数据频率的增加以及高速電(diàn)路板上越来越密集的功耗要求越来越高的集成電(diàn)路（引脚数增加到一千多(duō)个引脚），确保从源到接收器的无噪声配電(diàn)成為(wèi)一项重大挑战对于任何 PCB设计师。

通常，板上的许多(duō) I2C 缓冲器同时改变它们的状态。这些快速开关器件会导致纹波電(diàn)压在整个配電(diàn)网络中传播并产生噪声峰值。它们在電(diàn)路板上的频率和位置各不相同。正如我们在學(xué)校學(xué)到的，能(néng)量永遠(yuǎn)不会消失。因此，噪声（=能(néng)量）很(hěn)容易干扰任何周围的高速设备和電(diàn)路。纹波電(diàn)压也可(kě)能(néng)是强大的 EMI 源，通过传导耦合产生高影响的寄生 EMI 天線(xiàn)。

在开关模式下，有(yǒu)電(diàn)压和電(diàn)流流动，这两个值之间的比率形成 PDN 的阻抗，如下图所示。為(wèi)简化起见，仅显示了平面的板极電(diàn)容，就像图中也未包含所有(yǒu)不同的電(diàn)感一样。

图 1：PDN 的简化示意图结构

在保持所需性能(néng)的同时确保高速系统正常运行的一种方法是在特定频率范围内控制供電(diàn)网络阻抗（FDTIM=频域目标阻抗方法）。这可(kě)以通过仔细设计配電(diàn)网络的结构并考虑总 PDN 電(diàn)容和所有(yǒu)各种電(diàn)感来实现。总電(diàn)容数超出了電(diàn)源接地重叠區(qū)域的板電(diàn)容，包括大電(diàn)容器的大容量電(diàn)容、所有(yǒu)去耦電(diàn)容，最后还包括 IC 封装和 IC 芯片本身的嵌入電(diàn)容。

解释 PDN阻抗的最直接方法是：

Z_PDN=ΔV/ΔI

如果我们仔细观察频率特性（见图 2），就会发现任何 PCB 供電(diàn)网络在较低频率下都会表现出一定程度的電(diàn)容特性，而由于串联電(diàn)源总線(xiàn)的電(diàn)阻，该電(diàn)容会降低所有(yǒu)负载组件及其返回路径，然后電(diàn)感行為(wèi)通常占主导地位。图 2 显示了汽車(chē) ECU 的 DDR3 電(diàn)源轨的 NXP iMX55 CPU 的所有(yǒu) CPU 電(diàn)源引脚的所有(yǒu)阻抗与频率。

阻抗受電(diàn)路板叠层中電(diàn)源轨内物(wù)理(lǐ)分(fēn)离的影响。随着频率的增加，板上不同電(diàn)路之间的互感会导致配電(diàn)网络的阻抗增加。由于各种影响，这种结构的阻抗显示出许多(duō)峰值（共振和反共振）。在较高频率下，阻抗通常会对 IC 的输入行為(wèi)产生负面影响，这是非常不受欢迎的，尤其是在 IC 应该工作的频率范围内。

图 2：NXP iMx5 CPU 的 PDN 的阻抗与频率

PDN设计中的目标阻抗值

目标阻抗的知识和控制已成為(wèi)正确 PDN设计的标准方法。特别是当设计人员必须满足给定的 IC 供应商(shāng)或应用(yòng)规范时。根据定义，目标阻抗对管芯上的電(diàn)源轨在其与 PDN 的连接中可(kě)能(néng)暴露的最高阻抗设置了限制。

有(yǒu)不同的公式方法，均基于欧姆定律，该定律指出電(diàn)压与電(diàn)流的比率导致電(diàn)阻（= 阻抗）。对于 PDN，这些公式中的電(diàn)压是与 IC 允许接受的電(diàn)源上的最大纹波 (ΔV) 相关的電(diàn)源電(diàn)压（IC 供应商(shāng)有(yǒu)此信息）。以其最简单的形式，目标阻抗可(kě)以描述為(wèi)：

Z_target=(Vsupply* % rippetolerance)/(0.5*Imax)

因此，目标阻抗可(kě)以理(lǐ)解為(wèi)電(diàn)流/電(diàn)压比的限制，以确保公式 #2 中的 ∆V 不会超过所需的纹波電(diàn)压限制。如果 PDN阻抗保持在计算值以下，即使来自 IC 芯片的最坏情况瞬态電(diàn)流也只会产生相当小(xiǎo)的轨電(diàn)压噪声，这对于操作来说仍然是可(kě)以接受的。

图 3：IC 供应商(shāng)目标阻抗限制示例

理(lǐ)想情况下，供電(diàn)网络的阻抗波形应该在 IC 工作的频带内没有(yǒu)较大的峰值。这是基于目标阻抗的 PDN设计方法的基本指导原则。另一个值得关注的问题是相关带宽。对于数字信号，带宽包括时钟和频率曲線(xiàn)上拐点之间的所有(yǒu)频率（可(kě)以根据经验法则定义為(wèi) 0.35 除以最快的信号瞬态上升/下降时间）。

如果数字信号的所有(yǒu)谐波都以相同的频率谐振，接地平面中返回信号的传递函数将相当平坦，这正是我们要寻找的。对于真正复杂的 PDN，每个出现的阻抗峰值都是由并联 RLC 電(diàn)路产生的。此类阻抗峰值的特征项為(wèi)：

并联谐振频率

特性阻抗（和 q 因子，此处未讨论）

峰值阻抗

并联谐振频率定义了感抗等于容抗的频率。该频率点可(kě)以通过以下方式计算：

f_res=1/2 π*√(L*C)

当瞬态電(diàn)压出现在峰值的谐振频率时，由此产生的電(diàn)压摆幅的幅度可(kě)能(néng)会超过目标阻抗方程给出的标称電(diàn)压。使问题进一步复杂化的是，通常需要处理(lǐ)更宽频率范围内的更多(duō)阻抗峰值（→ 多(duō)重谐振和反谐振）。

并非每个超过目标值的峰值都意味着系统不工作。然而，在系统运行期间，峰值可(kě)能(néng)导致非确定性 IC 電(diàn)源故障。这将打开一个用(yòng)于调试此类硬件故障的潘多(duō)拉盒子。但是，即使峰值保持在阻抗限制以下，電(diàn)路也可(kě)能(néng)不是绝对安全的，因此可(kě)能(néng)需要采取对策来降低阻抗或移动出现的频率峰值。

降低 PDN阻抗的急救箱

FDTIM 背后的想法是确保 PDN设计满足目标阻抗，并且相关频率范围的值保持在给定限制以下。然而，这说起来容易做起来难。一块 PCB 通常包含数十个有(yǒu)源元件，通常是数百个具有(yǒu)所有(yǒu)寄生特性（例如，電(diàn)容器的 ESL 和 ESR）的電(diàn)容器和電(diàn)感器。在不同的 PDN 元件（例如焊盘/焊盘图案、过孔和走線(xiàn)）上还有(yǒu)其他(tā)寄生電(diàn)感，它们会严重影响 PDN阻抗值。

為(wèi)了降低 PDN 的阻抗，工程师可(kě)以调整两个一般的东西：减少電(diàn)感和/或增加 PDN 的電(diàn)容。去耦電(diàn)容器的位置和值在这种优化中起着重要作用(yòng)，因為(wèi)这将影响 PDN 的電(diàn)容和電(diàn)感。例如，将電(diàn)容器放置在与 IC 電(diàn)源引脚相同的层上可(kě)以最小(xiǎo)化電(diàn)感。不幸的是，由于空间或制造原因，这通常是不可(kě)能(néng)的。然而，如果在 PI 分(fēn)析中发现共振峰，则很(hěn)可(kě)能(néng)必须修改 PDN 的铜形状以有(yǒu)效消除这些峰。

韬放電(diàn)子 的 PI/EMI 工具及其用(yòng)于 PDN阻抗控制的 PI 仿真功能(néng)

不幸的是，考虑到当今 PDN 的复杂性和所有(yǒu)寄生效应，分(fēn)析 PDN阻抗的電(diàn)路布局很(hěn)难用(yòng)一支好的旧筆(bǐ)和一张纸来完成。此外，PCB CAD 工具不能(néng)简单地通过定义设计规则或向電(diàn)源网络添加属性来处理(lǐ)目标阻抗问题，即使这对 PCB设计人员来说是可(kě)取的。

相反，需要高级工程工具，如数值 PI 求解器。此类模拟器已在市场上销售多(duō)年。韬放電(diàn)子 的PI/EMI 分(fēn)析工具带有(yǒu)用(yòng)于直流電(diàn)源完整性和交流去耦和频域目标阻抗分(fēn)析的专用(yòng)数值求解器，提供了一种独特且简单易用(yòng)的方法来解决各种電(diàn)源完整性设计问题。

作為(wèi) PCB设计过程的一个组成部分(fēn)，可(kě)以轻松探索和验证配電(diàn)系统。通过降低所需频率范围内的配電(diàn)网络阻抗，也可(kě)以消除潜在的 EMI 问题。

使用(yòng) 韬放電(diàn)子 PI 模拟器检查 IC 供应商(shāng)规则合规性的阻抗模板定义。

韬放電(diàn)子 PI/EMI 工具的主要目标是：

检查配電(diàn)系统的阻抗行為(wèi)和潜在谐振频率，并根据 IC 供应商(shāng)的阻抗限制进行验证

允许对选定频率的阻抗进行深入研究，并在用(yòng)户定义的测量点进行抽查

引导叠层设计并塑造平面或将平面區(qū)域划分(fēn)為(wèi)不同電(diàn)压的子區(qū)域

优化去耦電(diàn)容器放置和选择有(yǒu)助于避免过度防御设计（并消除成本陷阱），包括放置虚拟電(diàn)容器以评估潜在设计措施的功能(néng)

定位当前热点和压降位置

允许对 PDN 过孔进行分(fēn)析，包括假设分(fēn)析

如果此类分(fēn)析显示 PDN 中的共振峰超过目标阻抗，则可(kě)以通过该工具的参数研究功能(néng)在虚拟沙箱中进行修正。例如，无需更改 PCB 工具中的物(wù)理(lǐ)设计，即可(kě)添加虚拟去電(diàn)容、更改電(diàn)容器的值和 ESL，甚至将其关闭。由于非常快的频域仿真引擎，阻抗行為(wèi)的变化可(kě)以即时详细说明。嵌入式 DC 求解器允许可(kě)视化 PDN 内的電(diàn)流，以便进行详细调查。

结论

这种并发 PI 分(fēn)析方法可(kě)帮助 PCB设计人员避免 PDN 的过度设计。过于谨慎的方法通常会导致增加冗余電(diàn)容器和额外的验证时间，从而转化為(wèi)不必要的成本。
最后提醒一下，数字工程师应该始终牢记，情况往往比最初想象的还要糟糕（→ 墨菲定律）。阻抗谐振峰值等電(diàn)源完整性问题会对電(diàn)路板的信号完整性行為(wèi)产生负面影响。就其作為(wèi)（从结构的物(wù)理(lǐ)尺寸而言非常大）LC 谐振器的性质而言，嘈杂的 PDN 很(hěn)容易成為(wèi)强大的寄生 EMI 天線(xiàn)。这强调了控制 PDN阻抗数的重要性。