什么是高速设计？

2021-07-27

什么是高速设计？

大多(duō)数 PCB 被认為(wèi)存在某种类型的信号完整性问题的风险，这些问题通常与高速数字设计相关。高速 PCB 设计和布局侧重于创建不易受信号完整性、電(diàn)源完整性和 EMI/EMC 问题影响的電(diàn)路板设计。虽然没有(yǒu)任何设计是完全没有(yǒu)这些问题的，但这些问题可(kě)以减少到不明显的程度，并且不会在最终产品中造成性能(néng)问题。

创建原理(lǐ)图并准备过渡到電(diàn)路板布局后，您需要利用(yòng) PCB 设计工具中的特定功能(néng)来进行正确的布局和布線(xiàn)。在您的 PCB 设计软件中，您将有(yǒu)机会在层堆叠中准备電(diàn)源和接地平面布置，计算走線(xiàn)的阻抗分(fēn)布，并查看堆叠的 PCB 材料选项。高速设计的大多(duō)数方面都围绕 PCB 叠层设计和布線(xiàn)以确保信号和電(diàn)源完整性，而正确的 ECAD 软件可(kě)以帮助确保在这些领域取得成功。

高速设计特指使用(yòng)高速数字信号在组件之间传递数据的系统。高速数字设计和具有(yǒu)较慢数字协议的简单電(diàn)路板之间的分(fēn)界線(xiàn)是模糊的。用(yòng)于将特定系统表示為(wèi)“高速”的通用(yòng)指标是系统中使用(yòng)的数字信号的边沿速率（或上升时间）。大多(duō)数数字设计同时使用(yòng)高速（快边缘速率）和低速（慢边缘速率）数字协议。在当今嵌入式计算和物(wù)联网时代，大多(duō)数高速 PCB 都具有(yǒu)用(yòng)于无線(xiàn)通信和网络的 RF 前端。

尽管所有(yǒu)设计都从原理(lǐ)图开始，但高速 PCB 设计的主要部分(fēn)集中在互连设计、PCB 叠层设计和布線(xiàn)上。如果您在前两个领域取得成功，那么您很(hěn)可(kě)能(néng)会在第三个领域取得成功。阅读以下部分(fēn)，了解如何开始高速设计以及 PCB 设计软件的重要作用(yòng)。

规划您的 PCB 堆叠和阻抗

您為(wèi)高速電(diàn)路板创建的 PCB 叠层将决定阻抗，以及布線(xiàn)的难易程度。所有(yǒu) PCB 叠层都包括一组专用(yòng)于高速信号、電(diàn)源和接地层的层，在叠层中分(fēn)配层时需要考虑以下几点：

電(diàn)路板尺寸和网络数量：電(diàn)路板有(yǒu)多(duō)大以及您需要在 PCB 布局中布線(xiàn)多(duō)少个网络。物(wù)理(lǐ)上较大的電(diàn)路板可(kě)能(néng)有(yǒu)足够的空间，让您无需使用(yòng)多(duō)个信号层即可(kě)在整个 PCB 布局中布線(xiàn)。

布線(xiàn)密度：在网络数量较多(duō)且電(diàn)路板尺寸受限于小(xiǎo)區(qū)域的情况下，您可(kě)能(néng)没有(yǒu)足够的空间在表层周围进行布線(xiàn)。因此，当走線(xiàn)靠得更近时，您将需要更多(duō)的内部信号层。去一个更小(xiǎo)的 

接口数量：有(yǒu)时，根据总線(xiàn)的宽度（串联与并联）和電(diàn)路板尺寸，每层只布線(xiàn)一个或两个接口是一个很(hěn)好的策略。将高速数字接口中的所有(yǒu)信号保持在同一层上，确保所有(yǒu)信号都能(néng)看到一致的阻抗和偏斜。

低速和射频信号：您的数字设计中是否会出现任何低速数字或射频信号？如果是这样，这些可(kě)能(néng)会占用(yòng)可(kě)用(yòng)于高速总線(xiàn)或组件的表层空间，并且可(kě)能(néng)需要额外的内层。

電(diàn)源完整性：電(diàn)源完整性的基石之一是為(wèi)大型 IC 所需的每个電(diàn)压電(diàn)平使用(yòng)大型電(diàn)源层和接地层。这些应该放置在相邻层上，以帮助确保有(yǒu)高平面電(diàn)容，以通过去耦電(diàn)容器支持稳定的電(diàn)源。

PCB 材料选项、层数和厚度

在设计您的 PCB 叠层之前，请考虑在您的设计中容纳所有(yǒu)数字信号所需的层数。有(yǒu)多(duō)种方法可(kě)以确定这一点，但这些方法依赖于一些数學(xué)计算和一些过去在高速電(diàn)路板设计方面的经验。除了上面列出的考虑层数的要点之外，具有(yǒu) BGA/LGA 占位面积的大型高速 IC 可(kě)以决定所需的電(diàn)路板尺寸。在进行 BGA 扇出时，通常每个信号层可(kě)以放置 2 行，并确保在构建叠层时在层数中包括電(diàn)源层和接地层。

FPGA 上的 BGA 扇出具有(yǒu)大多(duō)边形，用(yòng)于在高速设计中供電(diàn)。

FR4 级材料通常可(kě)以用(yòng)于高速数字设计，只要组件之间的路線(xiàn)不太長(cháng)。如果路由确实变得太長(cháng)，那么您的高速信道中将有(yǒu)太多(duō)的损耗，并且信道接收端的组件可(kě)能(néng)无法恢复信号。选择材料时要考虑的主要材料属性是PCB 层压板的损耗角正切。通道几何形状也将决定损耗，但通常选择损耗角正切较低的 FR4 层压板是在较小(xiǎo)的電(diàn)路板上开始的好地方。

如果您的線(xiàn)路太長(cháng)，则可(kě)能(néng)需要更专业的材料作為(wèi)高速信号的基材。基于 PTFE 的层压板、散布玻璃层压板或其他(tā)专用(yòng)材料系统是支持较大高速数字板的理(lǐ)想选择，其中布線(xiàn)很(hěn)長(cháng)且需要低插入损耗。用(yòng)于小(xiǎo)型高速 PCB 的入门级高 Tg 层压材料的良好组合是 370HR。对于较大的電(diàn)路板，像 Megtron 或 Duroid 层压板是不错的选择。在继续之前，请与您的制造商(shāng)核对以确保您的材料选择和建议的叠层是可(kě)制造的。

阻抗控制

只有(yǒu)在您创建了建议的叠层并与您的制造厂进行验证后，才能(néng)确定阻抗。制造商(shāng)可(kě)能(néng)会建议对 PCB 叠层进行修改，例如替代 PCB 材料选项或层厚度。一旦您在将要使用(yòng)的叠层上获得许可(kě)并最终确定层厚度，您就可(kě)以开始计算阻抗值。

通常使用(yòng)公式或带有(yǒu)场求解器工具的计算器来计算阻抗。设计中所需的阻抗将决定传输線(xiàn)的尺寸以及与附近電(diàn)源或接地层的距离。可(kě)以使用(yòng)以下一些工具确定传输線(xiàn)宽度：

IPC-2141 和 Waddell 的公式：这些公式為(wèi)阻抗估计提供了一个起点，它们在较低频率下产生准确的结果。 

2D/3D 场求解器实用(yòng)程序：场求解器用(yòng)于在您為(wèi)高速板定义的传输線(xiàn)几何中求解麦克斯韦方程组。 

使用(yòng)带有(yǒu)场解算器的层堆栈管理(lǐ)器将為(wèi)您提供最准确的结果，同时考虑到铜的粗糙度、蚀刻、不对称線(xiàn)排列和差分(fēn)对。计算出走線(xiàn)的阻抗曲線(xiàn)后，需要在布線(xiàn)工具中将其设置為(wèi)设计规则，以确保走線(xiàn)具有(yǒu)所需的阻抗。

高速板中传输線(xiàn)设计的阻抗计算。Altium Designer 中的层堆栈管理(lǐ)器包括一个阻抗计算器，用(yòng)于计算铜粗糙度。

大多(duō)数高速信号协议（例如 PCIe 或以太网）使用(yòng)差分(fēn)对路由，因此您需要通过计算走線(xiàn)宽度和间距来设计特定的差分(fēn)阻抗。场求解器工具是计算任何几何形状（微带、带状線(xiàn)或共面）差分(fēn)阻抗的最佳工具。场求解器实用(yòng)程序的另一个重要结果是传播延迟，它将在高速布線(xiàn)期间用(yòng)于强制長(cháng)度调整。

对高速 PCB 进行布局规划

对于在高速 PCB 布局中应放置组件的位置，没有(yǒu)特定的规则或标准。通常，将最大的中央处理(lǐ)器 IC 放置在電(diàn)路板中心附近是个好主意，因為(wèi)它通常需要以某种方式与電(diàn)路板上的所有(yǒu)其他(tā)组件连接。与中央处理(lǐ)器直接连接的较小(xiǎo) IC 可(kě)以放置在中央 IC 周围，以便组件之间的布線(xiàn)可(kě)以保持短而直接。然后可(kě)以在電(diàn)路板周围放置外围设备以提供所需的功能(néng)。

当主控制器 IC 放置在電(diàn)路板中心附近，而其他(tā)高速外围设备放置在其周围时，高速布局效果最佳。这就是主板在主板中央放置一个大型处理(lǐ)器的原因之一。Altium Designer 中的 MiniPC 项目将其 PCIe、DDR4、USB 3.0 和以太网外设放置在中央 FPGA SoC 周围，因此布線(xiàn)更加容易。

放置元件后，您可(kě)以设置设计工具以帮助您开始设计布線(xiàn)。这是高速電(diàn)路板设计的一个敏感部分(fēn)，因為(wèi)不正确的布線(xiàn)会破坏信号完整性。但是，如果前面的步骤正确完成，则信号完整性更容易实现。您应该在 PCB 设计规则中设置阻抗曲線(xiàn)，以便设计中的任何布線(xiàn)都以正确的宽度、间隙和间距放置，以在布線(xiàn)期间保持受控的阻抗。

路由、信号完整性和電(diàn)源完整性

信号完整性始于设计電(diàn)路板中的特定阻抗值并在布局和布線(xiàn)期间保持该值。确保信号完整性的其他(tā)一些策略包括：

旨在缩短组件之间的路径以确保高速信号

尽量减少通过过孔的布線(xiàn)，理(lǐ)想情况下只使用(yòng)两个进出内部层的过孔

通过背钻消除超高速線(xiàn)路（例如 10G+ 以太网）上的存根

注意是否需要任何终端電(diàn)阻以防止信号反射；查看数据表以查看是否存在片上端接

咨询您的制造商(shāng)，了解哪些材料和工艺可(kě)以帮助您避免纤维编织效果

使用(yòng)粗略的串扰计算或模拟来确定電(diàn)路板布局中网络之间的适当间距

保留需要長(cháng)度匹配的总線(xiàn)和网络的列表，以便可(kě)以应用(yòng)调整结构来消除偏斜

这些重要点可(kě)以编码為(wèi)布線(xiàn)工具的设计规则，这将有(yǒu)助于确保您符合高速设计的最佳实践。

高速 PCB 布線(xiàn)

您在高速设计项目中设置的设计规则将确保您在设计布線(xiàn)时满足阻抗、间距和長(cháng)度目标。此外，差分(fēn)对布線(xiàn)中的重要规则可(kě)以在您的布線(xiàn)中强制执行，特别是最小(xiǎo)化長(cháng)度不匹配以防止走線(xiàn)之间的歪斜和强制间距以确保满足差分(fēn)阻抗目标。最好的布線(xiàn)工具将允许您将走線(xiàn)几何限制编码為(wèi)设计规则，从而确保性能(néng)。

跨并行总線(xiàn)和差分(fēn)对中的迹線(xiàn)之间使用(yòng)長(cháng)度调谐，以确保时间延迟匹配并消除接收器处看到的信号之间的偏差。

高速 PCB 布線(xiàn)中最重要的一点之一是在走線(xiàn)附近放置接地层。叠层应构造為(wèi)在与阻抗控制信号相邻的层中具有(yǒu)接地层，以便保持一致的阻抗并在 PCB 布局中定义清晰的返回路径。走線(xiàn)不应穿过接地层的间隙或分(fēn)裂，以避免产生 EMI 问题的阻抗不连续性。地平面放置不仅限于确保信号完整性，它还在電(diàn)源完整性和确保稳定供電(diàn)方面发挥作用(yòng)。

電(diàn)源完整性

确保向高速组件稳定供電(diàn)在 PCB 设计中至关重要，因為(wèi)電(diàn)源完整性问题通常会伪装成信号完整性问题。它们还会从互连和总線(xiàn)中产生不必要的辐射，因為(wèi)瞬态会产生强烈的振荡并产生强烈的辐射。為(wèi)确保稳定的功率传输，请使用(yòng)具有(yǒu)一系列自谐振的去耦電(diàn)容器组，以确保设计在尽可(kě)能(néng)宽的带宽内具有(yǒu)低阻抗。在相邻层上使用(yòng)電(diàn)源和接地平面对可(kě)提供额外的電(diàn)容，以帮助保持低 PDN 阻抗。

用(yòng)于高速设计和布局的高级工具

最好的高速 PCB 设计软件会将所有(yǒu)这些功能(néng)整合到一个应用(yòng)程序中，而不是强迫您使用(yòng)单独的工作流程来克服不同的设计挑战。高速 PCB 设计人员必须在前端执行大量工作以确保信号完整性、電(diàn)源完整性和電(diàn)磁兼容性，但正确的高速布局工具可(kě)以帮助您按照设计规则实施结果，以确保设计按预期执行。

更先进的 PCB 设计软件将与仿真应用(yòng)程序交互，帮助您执行行业标准分(fēn)析。一些仿真程序专门用(yòng)于评估新(xīn)设计中的信号完整性和電(diàn)源完整性，以及检查 PCB 布局中的 EMI。仿真在高速设计中非常有(yǒu)用(yòng)，因為(wèi)它们可(kě)以帮助用(yòng)户在将设计投入制造之前查明特定的 SI/PI/EMI 问题。一些示例包括返回路径跟踪、定位走線(xiàn)中的阻抗不连续点以及去耦電(diàn)容器的理(lǐ)想放置以防止 EMI。

使用(yòng)最好的高速设计软件完成您的物(wù)理(lǐ)布局。

当您需要构建先进的高速数字系统同时确保保持信号完整性和電(diàn)源完整性时，请使用(yòng)基于规则驱动设计引擎的最佳高速设计和布局工具集。无论您需要布局密集的单板计算机还是复杂的混合信号 PCB，最好的 PCB 布局工具都将帮助您在创建高速 PCB 布局时保持灵活性。